JPH0744428B2 - スイツチドキヤパシタ回路 - Google Patents
スイツチドキヤパシタ回路Info
- Publication number
- JPH0744428B2 JPH0744428B2 JP62053690A JP5369087A JPH0744428B2 JP H0744428 B2 JPH0744428 B2 JP H0744428B2 JP 62053690 A JP62053690 A JP 62053690A JP 5369087 A JP5369087 A JP 5369087A JP H0744428 B2 JPH0744428 B2 JP H0744428B2
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- JP
- Japan
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- capacitor
- circuit
- operational amplifier
- switch
- voltage
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、演算増幅器，スイッチ，及びキャパシタを用
いてアナログ信号の離散時間処理を行うスイッチドキャ
パシタ回路の構成に関する。
いてアナログ信号の離散時間処理を行うスイッチドキャ
パシタ回路の構成に関する。
（従来の技術） 第２図に従来よく用いられているスイッチドキャパシタ
回路を示す。各スイッチの横に記したφとは当該スイ
ッチを開閉するクロック信号であり、各スイッチは当該
クロック信号が論理１の時に閉じるものとする。以降の
第４図，第５図でもこの記法を用いるものとする。この
クロック信号は、スイッチ対（31,32），（53,54），
（55,56）が同時にオンとならない様、第３図のタイミ
ング図に示すように、論理レベル１となる時間が互いに
重ならないよう位相制御されている。第２図の回路で
は、φ＝１の時にキャパシタ41をスイッチ31を介して入
力信号源２の電圧に充電する。この時帰還回路５のスイ
ッチ53も同時にオンとなるので、キャパシタ41の充電電
荷はキャパシタ51を流れる。キャパシタ51があらかじめ
放電されていたとすると、演算増幅器１の出力電圧V
o（φ）は となる。ここで、C1とC2はそれぞれキャパシタ41と51の
容量，Vi（φ）は当該クロック時における入力信号源２
の電圧である。又、この期間スイッチ55がオンとなって
いるのでキャパシタ52もVo（φ）に充電される。次の
＝１の期間ではキャパシタ41と51はスイッチ32と54がオ
ンとなるので放電し、保持していた電荷をキャパシタ52
に転送する。キャパシタ41と51から転送される電荷量は
等しいが極性が反対であるためキャパシタ52の電圧は変
化せず、従って、演算増幅器１の出力電圧Vo（）は第
（１）式のVo（φ）のままである。従って、第２図の回
路はφクロック時に増幅作用を、クロック時はホール
ド作用を行う。又、スイッチ54を取除き、キャパシタ51
をクロック時の放電させなければこの回路は積分器と
なる。
回路を示す。各スイッチの横に記したφとは当該スイ
ッチを開閉するクロック信号であり、各スイッチは当該
クロック信号が論理１の時に閉じるものとする。以降の
第４図，第５図でもこの記法を用いるものとする。この
クロック信号は、スイッチ対（31,32），（53,54），
（55,56）が同時にオンとならない様、第３図のタイミ
ング図に示すように、論理レベル１となる時間が互いに
重ならないよう位相制御されている。第２図の回路で
は、φ＝１の時にキャパシタ41をスイッチ31を介して入
力信号源２の電圧に充電する。この時帰還回路５のスイ
ッチ53も同時にオンとなるので、キャパシタ41の充電電
荷はキャパシタ51を流れる。キャパシタ51があらかじめ
放電されていたとすると、演算増幅器１の出力電圧V
o（φ）は となる。ここで、C1とC2はそれぞれキャパシタ41と51の
容量，Vi（φ）は当該クロック時における入力信号源２
の電圧である。又、この期間スイッチ55がオンとなって
いるのでキャパシタ52もVo（φ）に充電される。次の
＝１の期間ではキャパシタ41と51はスイッチ32と54がオ
ンとなるので放電し、保持していた電荷をキャパシタ52
に転送する。キャパシタ41と51から転送される電荷量は
等しいが極性が反対であるためキャパシタ52の電圧は変
化せず、従って、演算増幅器１の出力電圧Vo（）は第
（１）式のVo（φ）のままである。従って、第２図の回
路はφクロック時に増幅作用を、クロック時はホール
ド作用を行う。又、スイッチ54を取除き、キャパシタ51
をクロック時の放電させなければこの回路は積分器と
なる。
（発明が解決しようとする問題点） 上記φクロック時の増幅或いは積分動作は、回路の各接
点と接地間の浮遊容量や演算増幅器のオフセット電圧に
は影響されない。このため第２図の回路はアナログ信号
の離散時間処理を行うための基本構成回路として多用さ
れている。しかし乍ら、第３図に示す期間τ1とτ2、即
ちφとクロック信号が共に論理レベル０の期間では第
２図の帰還回路５のスイッチ53と56が共にオフとなるの
で帰還回路は開放状態となる。この状態では演算増幅器
１のオフセット電圧がその開放利得倍されて出力に現れ
る。演算増幅器の開放利得は通常80〜100dBと非常に大
きいので僅かなオフセット電圧でも演算増幅器出力は飽
和しスパイク波形となる。このスパイク電圧は配線間の
結合容量を介してキャパシタ41或いは51に流入し、信号
の劣化を惹き起こす。従来、このスパイク電圧の発生を
防止する有効な手段は見い出されていなかった。
点と接地間の浮遊容量や演算増幅器のオフセット電圧に
は影響されない。このため第２図の回路はアナログ信号
の離散時間処理を行うための基本構成回路として多用さ
れている。しかし乍ら、第３図に示す期間τ1とτ2、即
ちφとクロック信号が共に論理レベル０の期間では第
２図の帰還回路５のスイッチ53と56が共にオフとなるの
で帰還回路は開放状態となる。この状態では演算増幅器
１のオフセット電圧がその開放利得倍されて出力に現れ
る。演算増幅器の開放利得は通常80〜100dBと非常に大
きいので僅かなオフセット電圧でも演算増幅器出力は飽
和しスパイク波形となる。このスパイク電圧は配線間の
結合容量を介してキャパシタ41或いは51に流入し、信号
の劣化を惹き起こす。従来、このスパイク電圧の発生を
防止する有効な手段は見い出されていなかった。
本発明はかゝる問題点を解決し、高精度のアナログ信号
処理を行うスイッチドキャパシタ回路を提供するために
なされたものである。
処理を行うスイッチドキャパシタ回路を提供するために
なされたものである。
（問題点を解決するための手段） 第１図はスパイク電圧の発生を防止するためになされた
本発明を示すブロック図であって、１は演算増幅器、２
は入力信号源,31と32はスイッチ,41と42はキャパシタ,5
はスイッチとキャパシタを含む、例えば第２図に示す様
な帰還回路であって、キャパシタ42は演算増幅器１の出
力端子12とキャパシタ41とスイッチ31の接点との間に接
続され、キャパシタ41の他端は常に演算増幅器１の反転
入力端子11に接続されている。各スイッチは、第３図に
示すように、論理１となる期間が互いに重ならないよう
にクロック信号でその開閉が制御されている。
本発明を示すブロック図であって、１は演算増幅器、２
は入力信号源,31と32はスイッチ,41と42はキャパシタ,5
はスイッチとキャパシタを含む、例えば第２図に示す様
な帰還回路であって、キャパシタ42は演算増幅器１の出
力端子12とキャパシタ41とスイッチ31の接点との間に接
続され、キャパシタ41の他端は常に演算増幅器１の反転
入力端子11に接続されている。各スイッチは、第３図に
示すように、論理１となる期間が互いに重ならないよう
にクロック信号でその開閉が制御されている。
（作用） 第１図のキャパシタ41とスイッチ31,32,及び帰還回路５
はφ＝１と＝１のクロック時に増幅或いは積分等の所
要の動作を行うように設計されているとしよう。従来の
回路はφとクロックが共に論理レベル０、即ち回路に
含まれる全てのスイッチがオフとなり、帰還回路５が開
放となることによってスパイク電圧を生じる。本発明の
第１図のブロック図では全てのスイッチがオフの時に
は、キャパシタ42と41が直列接続されて演算増幅器１の
帰還路となる。このため、第３図のタイミング図のτ1
とτ2期間では第１図の回路は利得１の増幅器或いはホ
ールド回路となるのでスパイク電圧は発生しない。
はφ＝１と＝１のクロック時に増幅或いは積分等の所
要の動作を行うように設計されているとしよう。従来の
回路はφとクロックが共に論理レベル０、即ち回路に
含まれる全てのスイッチがオフとなり、帰還回路５が開
放となることによってスパイク電圧を生じる。本発明の
第１図のブロック図では全てのスイッチがオフの時に
は、キャパシタ42と41が直列接続されて演算増幅器１の
帰還路となる。このため、第３図のタイミング図のτ1
とτ2期間では第１図の回路は利得１の増幅器或いはホ
ールド回路となるのでスパイク電圧は発生しない。
（実施例） 以下、本発明の有効性を実施例で示す。第４図は本発明
の第１の実施例であって、第２図に示す帰還回路５を用
いたスイッチドキャパシタ増幅器である。各スイッチは
第３図に示すタイミングの２相クロック信号で制御され
ている。φ＝１の期間では第２図と同様、利得C1/C2の
反転増幅作用を行い、第（１）式に示す電圧Vo（φ）を
出力する。この時、キャパシタ41と42はそれぞれＶ
（φ）とVo（φ）−Vi（φ）に図示の極性で充電され
る。次のτ1期間では全てのスイッチはオフとなり、キ
ャパシタ41と42が直列接続され演算増幅器１の帰還路を
構成する。この時の出力電圧Vo（τ1）は Vo（τ1）＝VC1（φ）＋VC4（φ） ＝Vi（φ）＋Vo（φ）−Vi（φ）＝Vo（φ） （２） となる。次の＝１の期間の動作は第２図の回路のホー
ルド動作と同じであり、演算増幅器１の出力電圧V
o（）は第（１）式のVo（φ）となる。この時、キャ
パシタ41の端子間電圧VC1（）は0,キャパシタ42の端
子間電圧VC4（）は図示の極性でVo（）＝Vo（φ）
となっている。次のτ2期間ではキャパシタ41と42は再
び直列接続となり演算増幅器１の帰還路を構成する。こ
の時の演算増幅器１の出力電圧Vo（τ2）は Vo（τ2）＝VC1（φ）＋VC4（）＝Vo（φ） （３） となる。従って、第４図の回路はφ＝１の期間で入力信
号を増幅し、以後のτ1，，τ2の期間この増幅出力を
ホールドするので、スパイク電圧を生じない。
の第１の実施例であって、第２図に示す帰還回路５を用
いたスイッチドキャパシタ増幅器である。各スイッチは
第３図に示すタイミングの２相クロック信号で制御され
ている。φ＝１の期間では第２図と同様、利得C1/C2の
反転増幅作用を行い、第（１）式に示す電圧Vo（φ）を
出力する。この時、キャパシタ41と42はそれぞれＶ
（φ）とVo（φ）−Vi（φ）に図示の極性で充電され
る。次のτ1期間では全てのスイッチはオフとなり、キ
ャパシタ41と42が直列接続され演算増幅器１の帰還路を
構成する。この時の出力電圧Vo（τ1）は Vo（τ1）＝VC1（φ）＋VC4（φ） ＝Vi（φ）＋Vo（φ）−Vi（φ）＝Vo（φ） （２） となる。次の＝１の期間の動作は第２図の回路のホー
ルド動作と同じであり、演算増幅器１の出力電圧V
o（）は第（１）式のVo（φ）となる。この時、キャ
パシタ41の端子間電圧VC1（）は0,キャパシタ42の端
子間電圧VC4（）は図示の極性でVo（）＝Vo（φ）
となっている。次のτ2期間ではキャパシタ41と42は再
び直列接続となり演算増幅器１の帰還路を構成する。こ
の時の演算増幅器１の出力電圧Vo（τ2）は Vo（τ2）＝VC1（φ）＋VC4（）＝Vo（φ） （３） となる。従って、第４図の回路はφ＝１の期間で入力信
号を増幅し、以後のτ1，，τ2の期間この増幅出力を
ホールドするので、スパイク電圧を生じない。
第５図は本発明を応用したサンプルホールド回路を示
す。今、第３図に示すｎ番目のφクロック信号でスイッ
チ31と56がオンになったとしよう。電荷保存の法則から
演算増幅器１の出力電圧Vo（ｎ）は ただし、ΔVi（ｎ）＝Vi（ｎ）−Vi（ｎ−１） （５） となり、キャパシタ41と42はそれぞれ図示の極性でV
i（ｎ）とVo（ｎ）−Vi（ｎ）に充電される。ここでVi
（ｎ−１）とVi（ｎ）はそれぞれｎ−１番目とｎ番目の
φクロック信号時の入力電源の電圧、Vo（ｎ−１）とVo
（ｎ）はｎ−１番目とｎ番目のφクロック時の演算増幅
器１の出力電圧である。次のτ1期間では全てのスイッ
チがオフとなり、キャパシタ41と42が直列となって演算
増幅器１の帰還路を形成する。この時の出力電圧Vo（τ
1）は Vo（τ1）＝VC1（ｎ）＋VC4（ｎ）＝Vo（ｎ） （６） となる。次のφ＝１の期間はスイッチ32がオンとなるの
で、キャパシタ41のみが演算増幅器１の帰還路となる。
従って、 となる。この時、キャパシタ42はスイッチ32によって短
絡されるのでその端子間電圧VC4は０となり、一方、キ
ャパシタ52は に充電される。次のτ2期間では全てのスイッチがオフ
となり、キャパシタ41と42が直列となって再び演算増幅
器１の帰還路を形成する。この時の出力電圧Vo（τ2）
は となる。第（５）式から第（８）式に示されるように、
第５図の回路はφクロック時に入力信号をサンプルし、
クロック時にサンプルした入力信号を出力するサンプ
ルホールド回路であり、期間τ1とτ2では直前のφ及び
クロック時の出力電圧をホールドするので、スパイク
電圧を発生しない。
す。今、第３図に示すｎ番目のφクロック信号でスイッ
チ31と56がオンになったとしよう。電荷保存の法則から
演算増幅器１の出力電圧Vo（ｎ）は ただし、ΔVi（ｎ）＝Vi（ｎ）−Vi（ｎ−１） （５） となり、キャパシタ41と42はそれぞれ図示の極性でV
i（ｎ）とVo（ｎ）−Vi（ｎ）に充電される。ここでVi
（ｎ−１）とVi（ｎ）はそれぞれｎ−１番目とｎ番目の
φクロック信号時の入力電源の電圧、Vo（ｎ−１）とVo
（ｎ）はｎ−１番目とｎ番目のφクロック時の演算増幅
器１の出力電圧である。次のτ1期間では全てのスイッ
チがオフとなり、キャパシタ41と42が直列となって演算
増幅器１の帰還路を形成する。この時の出力電圧Vo（τ
1）は Vo（τ1）＝VC1（ｎ）＋VC4（ｎ）＝Vo（ｎ） （６） となる。次のφ＝１の期間はスイッチ32がオンとなるの
で、キャパシタ41のみが演算増幅器１の帰還路となる。
従って、 となる。この時、キャパシタ42はスイッチ32によって短
絡されるのでその端子間電圧VC4は０となり、一方、キ
ャパシタ52は に充電される。次のτ2期間では全てのスイッチがオフ
となり、キャパシタ41と42が直列となって再び演算増幅
器１の帰還路を形成する。この時の出力電圧Vo（τ2）
は となる。第（５）式から第（８）式に示されるように、
第５図の回路はφクロック時に入力信号をサンプルし、
クロック時にサンプルした入力信号を出力するサンプ
ルホールド回路であり、期間τ1とτ2では直前のφ及び
クロック時の出力電圧をホールドするので、スパイク
電圧を発生しない。
（発明の効果） 以上説明したように本発明によれば極めて簡単な回路構
成でスパイク電圧を発生しないスイッチドキャパシタ回
路を実現できる。本発明は増幅器，積分器，サンプルホ
ールド回路等，アナログ演算を行うのに必要な基本構成
回路全てに適用できるので、高精度アナログ信号処理に
極めて有用である。
成でスパイク電圧を発生しないスイッチドキャパシタ回
路を実現できる。本発明は増幅器，積分器，サンプルホ
ールド回路等，アナログ演算を行うのに必要な基本構成
回路全てに適用できるので、高精度アナログ信号処理に
極めて有用である。
第１図は本発明のスイッチドキャパシタ回路のブロック
図、第２図は従来用いられているスイッチドキャパシタ
増幅器の回路図、第３図は第２図、第４図、及び第５図
の回路のスイッチを制御する２相クロック信号のタイミ
ング図、第４図と第５図は本発明の実施例であるスイッ
チドキャパシタ増幅器とサンプルホールド回路の結線図
である。 第１図，第２図，第４図，第５図において、１は演算増
幅器、２は入力信号源、31は入力信号電圧をサンプルす
るスイッチ、41と42はキャパシタ、５はキャパシタとス
イッチから成る帰還回路である。
図、第２図は従来用いられているスイッチドキャパシタ
増幅器の回路図、第３図は第２図、第４図、及び第５図
の回路のスイッチを制御する２相クロック信号のタイミ
ング図、第４図と第５図は本発明の実施例であるスイッ
チドキャパシタ増幅器とサンプルホールド回路の結線図
である。 第１図，第２図，第４図，第５図において、１は演算増
幅器、２は入力信号源、31は入力信号電圧をサンプルす
るスイッチ、41と42はキャパシタ、５はキャパシタとス
イッチから成る帰還回路である。
Claims (1)
- 【請求項１】演算増幅器（１）と、該演算増幅器の反転
入力端子（11）と出力端子（12）の間に接続されるスイ
ッチとキャパシタを含む帰還回路（５）と、片端が該演
算増幅器の反転入力端子（11）に接続され他端は入力信
号源（２）にスイッチ（31）を介して接続されるキャパ
シタ（41）とから成るスイッチドキャパシタ回路におい
て、キャパシタ（41）とスイッチ（31）の接点と演算増
幅器（１）の出力端子（12）との間にキャパシタ（42）
を接続したスイッチドキャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62053690A JPH0744428B2 (ja) | 1987-03-09 | 1987-03-09 | スイツチドキヤパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62053690A JPH0744428B2 (ja) | 1987-03-09 | 1987-03-09 | スイツチドキヤパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63219219A JPS63219219A (ja) | 1988-09-12 |
| JPH0744428B2 true JPH0744428B2 (ja) | 1995-05-15 |
Family
ID=12949808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62053690A Expired - Lifetime JPH0744428B2 (ja) | 1987-03-09 | 1987-03-09 | スイツチドキヤパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744428B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007097020A (ja) * | 2005-09-30 | 2007-04-12 | Sanyo Electric Co Ltd | 遅延回路及びそれを用いた映像信号処理回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004289802A (ja) | 2003-03-06 | 2004-10-14 | Denso Corp | ローパスフィルタ及びそれを使用した半導体圧力センサ装置 |
| JP2007151024A (ja) * | 2005-11-30 | 2007-06-14 | Toyota Motor Corp | スイッチトキャパシタアンプ回路及びそのゲイン誤差補正方法 |
| JP6009372B2 (ja) * | 2013-02-26 | 2016-10-19 | 株式会社豊田中央研究所 | スイッチトキャパシタフィルタ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829213A (ja) * | 1981-08-13 | 1983-02-21 | Oki Electric Ind Co Ltd | スイッチドキャパシタによる遅延等化器 |
-
1987
- 1987-03-09 JP JP62053690A patent/JPH0744428B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007097020A (ja) * | 2005-09-30 | 2007-04-12 | Sanyo Electric Co Ltd | 遅延回路及びそれを用いた映像信号処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63219219A (ja) | 1988-09-12 |
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