JPH0828628B2 - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JPH0828628B2 JPH0828628B2 JP62163897A JP16389787A JPH0828628B2 JP H0828628 B2 JPH0828628 B2 JP H0828628B2 JP 62163897 A JP62163897 A JP 62163897A JP 16389787 A JP16389787 A JP 16389787A JP H0828628 B2 JPH0828628 B2 JP H0828628B2
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Description
【発明の詳細な説明】 〔概要〕 本発明は差動増幅段と位相補償容量を備えた出力段と
を有する演算増幅器の、前記差動増幅段と前記出力段の
間に電子スイッチを設けて、１つの演算増幅器でマスタ
・スレーブ機能を持たせ、この演算増幅器の一方の入力
に容量とアナログスイッチを接続してサンプルホールド
回路を実現したものである。
を有する演算増幅器の、前記差動増幅段と前記出力段の
間に電子スイッチを設けて、１つの演算増幅器でマスタ
・スレーブ機能を持たせ、この演算増幅器の一方の入力
に容量とアナログスイッチを接続してサンプルホールド
回路を実現したものである。
本発明は演算増幅器を用いたサンプルホールド回路の
改良に関する。
改良に関する。
一般に、演算増幅器は差動入力を持つ直流高利得増幅
器である。演算増幅器は本来はアナログ計算機において
加減算や積分等の演算を行うための回路であったが、現
在ではIC化され、演算以外にも増幅、発振、波形処理、
フィルタ等に広く利用されている。従って、１つの回路
において演算増幅器の使用個数が増えており、使用個数
を低減することが望まれている。
器である。演算増幅器は本来はアナログ計算機において
加減算や積分等の演算を行うための回路であったが、現
在ではIC化され、演算以外にも増幅、発振、波形処理、
フィルタ等に広く利用されている。従って、１つの回路
において演算増幅器の使用個数が増えており、使用個数
を低減することが望まれている。
第４図は二つの演算増幅器OP1,OP2を用いた従来のサ
ンプルホールド回路の構成を示すものである。演算増幅
器OP1の非反転入力には一端が接地されたコンデンサC1
とアナログスイッチS1とが接続されている。そして、こ
の演算増幅器OP1の反転入力は演算増幅器OP1の出力に接
続されており、この演算増幅器OP1は電圧フォロワ回路
を構成している。また、演算増幅器OP2の非反転入力は
アナログスイッチS2を介して前記演算増幅器OP1の出力
に接続されていると共に、コンデンサC2を介して接地さ
れている。この演算増幅器OP2の反転入力もその出力に
接続されており、演算増幅器OP2も電圧フォロワ回路を
構成している。
ンプルホールド回路の構成を示すものである。演算増幅
器OP1の非反転入力には一端が接地されたコンデンサC1
とアナログスイッチS1とが接続されている。そして、こ
の演算増幅器OP1の反転入力は演算増幅器OP1の出力に接
続されており、この演算増幅器OP1は電圧フォロワ回路
を構成している。また、演算増幅器OP2の非反転入力は
アナログスイッチS2を介して前記演算増幅器OP1の出力
に接続されていると共に、コンデンサC2を介して接地さ
れている。この演算増幅器OP2の反転入力もその出力に
接続されており、演算増幅器OP2も電圧フォロワ回路を
構成している。
第４図の回路は、例えば入力にビデオ信号のようなデ
ータ電圧を印加し、前記アナログスイッチS1をクロック
信号等に同期させてオン／オフさせれば、アナログスイ
ッチのオンによりその時のデータ電圧がコンデンサC1に
蓄積され、その電位により演算増幅器OP1に出力電圧が
現れるので、データ電圧のクロック信号に応じたサンプ
リングを行うことができる。この時、アナログスイッチ
S2、コンデンサC2および演算増幅器OP2による回路は演
算増幅器OP1の出力電圧の保持回路として作用する。
ータ電圧を印加し、前記アナログスイッチS1をクロック
信号等に同期させてオン／オフさせれば、アナログスイ
ッチのオンによりその時のデータ電圧がコンデンサC1に
蓄積され、その電位により演算増幅器OP1に出力電圧が
現れるので、データ電圧のクロック信号に応じたサンプ
リングを行うことができる。この時、アナログスイッチ
S2、コンデンサC2および演算増幅器OP2による回路は演
算増幅器OP1の出力電圧の保持回路として作用する。
第５図は第４図の演算増幅器OP1,OP2の内部回路構成
を示すものである。
を示すものである。
この例の演算増幅器OP1,OP2はそれぞれ７つのMOS−FE
T Q1〜Q7、抵抗Ｒおよび位相補償用のコンデンサCPを用
いて構成されており、FET Q2のゲートが反転入力、FET
Q4のゲートが非反転入力となっている。また、FET Q1、
Q6のドレインは電源VDD（例えば10V）に接続され、FET
Q3、Q5、Q7のソースは電源VSSに（例えば0V）接続され
ている。また、FET Q1、Q6のゲートにはバイアス電圧Bi
as（例えば7V）が印加されている。一方、前記アナログ
スイッチS1,S2は、この例ではＣ−MOS・FETで構成され
たトランスミッションゲートTGとインバータNTとを備え
ており、端子T1,T2に単一の制御電圧Vcを印加すると導
通状態、電圧Vcの印加を解除すると非導通状態になるよ
うになっている。
T Q1〜Q7、抵抗Ｒおよび位相補償用のコンデンサCPを用
いて構成されており、FET Q2のゲートが反転入力、FET
Q4のゲートが非反転入力となっている。また、FET Q1、
Q6のドレインは電源VDD（例えば10V）に接続され、FET
Q3、Q5、Q7のソースは電源VSSに（例えば0V）接続され
ている。また、FET Q1、Q6のゲートにはバイアス電圧Bi
as（例えば7V）が印加されている。一方、前記アナログ
スイッチS1,S2は、この例ではＣ−MOS・FETで構成され
たトランスミッションゲートTGとインバータNTとを備え
ており、端子T1,T2に単一の制御電圧Vcを印加すると導
通状態、電圧Vcの印加を解除すると非導通状態になるよ
うになっている。
ところが、従来の演算増幅器を用いてマスタ・スレー
ブ形式のサンプルホールド回路を構成する場合は、第４
図に示したように必ず２個の演算増幅器が必要となり、
例えば液晶パネルのデータ線の駆動装置のように、多く
のサンプルホールド回路が必要な装置においては演算増
幅器の使用個数が多くなりコストの増大を招いていると
いう問題があった。
ブ形式のサンプルホールド回路を構成する場合は、第４
図に示したように必ず２個の演算増幅器が必要となり、
例えば液晶パネルのデータ線の駆動装置のように、多く
のサンプルホールド回路が必要な装置においては演算増
幅器の使用個数が多くなりコストの増大を招いていると
いう問題があった。
本発明は、多くのサンプルホールド回路が必要な装置
における前記従来の問題点を解消するためになされたも
のであり、演算増幅器自身にマスタ・スレーブ形式のサ
ンプルホールド回路を持たせることにより、多くのサン
プルホールド回路が必要な装置における演算増幅器の数
を減らすことを目的としている。
における前記従来の問題点を解消するためになされたも
のであり、演算増幅器自身にマスタ・スレーブ形式のサ
ンプルホールド回路を持たせることにより、多くのサン
プルホールド回路が必要な装置における演算増幅器の数
を減らすことを目的としている。
前記問題点を解消する本発明のサンプルホールド回路
の原理ブロック図が第１図に示される。
の原理ブロック図が第１図に示される。
本発明はマスタ・スレーブ形式のサンプルホールド回
路であって、マスタ側の出力バッファである差動増幅段
１と、この差動増幅段１の出力に接続されて外部からの
信号によりオン／オフされる電子スイッチ２と、この電
子スイッチ２に接続し、位相補償容量CPを備えたスレー
ブ側の出力バッファである出力段３とを備えた演算増幅
器OPと、差動増幅段１の一方の入力端に接続する演算増
幅器OPの非反転入力に接続され、一端が接地された容量
C1、及び、演算増幅器OPの非反転入力と、サンプルホー
ルド回路の入力の間に設けられて外部からの信号によっ
てオン／オフされるアナログスイッチS1とを備え、差動
増幅段１の他方の入力端に接続する前記演算増幅器OPの
反転入力は、演算増幅器OPの出力に接続されて構成され
る。
路であって、マスタ側の出力バッファである差動増幅段
１と、この差動増幅段１の出力に接続されて外部からの
信号によりオン／オフされる電子スイッチ２と、この電
子スイッチ２に接続し、位相補償容量CPを備えたスレー
ブ側の出力バッファである出力段３とを備えた演算増幅
器OPと、差動増幅段１の一方の入力端に接続する演算増
幅器OPの非反転入力に接続され、一端が接地された容量
C1、及び、演算増幅器OPの非反転入力と、サンプルホー
ルド回路の入力の間に設けられて外部からの信号によっ
てオン／オフされるアナログスイッチS1とを備え、差動
増幅段１の他方の入力端に接続する前記演算増幅器OPの
反転入力は、演算増幅器OPの出力に接続されて構成され
る。
本発明の演算増幅器によれば、差動増幅段が入力信号
に対するマスタ側出力バッファの機能を果たし、差動増
幅段１と出力段３との間に設けられた電子スイッチ２が
アナログスイッチの機能を果たし、出力段３に備えられ
た位相補償用コンデンサCPが前記電子スイッチ２のオン
／オフに応じてデータ保持コンデンサの機能を果たすこ
とにより、全体としてマスタ・スレーブ形式のサンプル
ホールド回路となる。
に対するマスタ側出力バッファの機能を果たし、差動増
幅段１と出力段３との間に設けられた電子スイッチ２が
アナログスイッチの機能を果たし、出力段３に備えられ
た位相補償用コンデンサCPが前記電子スイッチ２のオン
／オフに応じてデータ保持コンデンサの機能を果たすこ
とにより、全体としてマスタ・スレーブ形式のサンプル
ホールド回路となる。
以下添付図面を用いて本発明の実施例を詳細に説明す
る。
る。
第２図（ａ），（ｂ）は本発明の演算増幅器を用いた
サンプルホールド回路の一実施例を示す回路図であり、
第４図、第５図の従来の部品と同じ部品に同じ符号を付
してある。
サンプルホールド回路の一実施例を示す回路図であり、
第４図、第５図の従来の部品と同じ部品に同じ符号を付
してある。
第２図（ａ）は本発明の演算増幅器OPを用いたマスタ
・スレーブ形式のサンプルホールド回路の構成を示すも
のである。演算増幅器OPの非反転入力には従来回路同様
に一端が接地されたコンデンサC1とアナログスイッチS1
とが接続されており、反転入力はこの演算増幅器OPの出
力に接続されている。更に、本発明の演算増幅器OPを用
いたサンプルホールド回路には、信号入力端子Ｔが設け
られており、この端子Ｔへの信号の印加により演算増幅
器OPにマスタ・スレーブ形式のサンプルホールド機能を
持たせることができる。
・スレーブ形式のサンプルホールド回路の構成を示すも
のである。演算増幅器OPの非反転入力には従来回路同様
に一端が接地されたコンデンサC1とアナログスイッチS1
とが接続されており、反転入力はこの演算増幅器OPの出
力に接続されている。更に、本発明の演算増幅器OPを用
いたサンプルホールド回路には、信号入力端子Ｔが設け
られており、この端子Ｔへの信号の印加により演算増幅
器OPにマスタ・スレーブ形式のサンプルホールド機能を
持たせることができる。
第２図（ｂ）は同図（ａ）の演算増幅器OPを用いたサ
ンプルホールド回路の内部回路構成の一実施例を示すも
のである。
ンプルホールド回路の内部回路構成の一実施例を示すも
のである。
この例の演算増幅器OPはその内部が差動増幅段（マス
タ側出力バッファ）１と出力段（スレーブ側出力バッフ
ァ）３に分かれており、差動増幅段１の出力と出力段３
の入力とはアナログスイッチ２を介して接続されてい
る。前記差動増幅段１は５つのMOS−FET Q1〜Q5から構
成され、前記出力段３は２つのMOS−FET Q6,Q7、抵抗Ｒ
および位相補償用のコンデンサCPを用いて構成されてい
る。そして、前記FET Q2のゲートが演算増幅器OPの反転
入力、FET Q4のゲートが非反転入力となっている。ま
た、FET Q1、Q6のドレインは電源VDDに接続され、FET Q
3、Q5、Q7のソースは電源VSSに接続されている。また、
FET Q1、Q6のゲートにはバイアス電圧Biasが印加されて
いる。
タ側出力バッファ）１と出力段（スレーブ側出力バッフ
ァ）３に分かれており、差動増幅段１の出力と出力段３
の入力とはアナログスイッチ２を介して接続されてい
る。前記差動増幅段１は５つのMOS−FET Q1〜Q5から構
成され、前記出力段３は２つのMOS−FET Q6,Q7、抵抗Ｒ
および位相補償用のコンデンサCPを用いて構成されてい
る。そして、前記FET Q2のゲートが演算増幅器OPの反転
入力、FET Q4のゲートが非反転入力となっている。ま
た、FET Q1、Q6のドレインは電源VDDに接続され、FET Q
3、Q5、Q7のソースは電源VSSに接続されている。また、
FET Q1、Q6のゲートにはバイアス電圧Biasが印加されて
いる。
一方、前記アナログスイッチ２は、この例ではＣ−MO
S・FETで構成されたトランスミッションゲートTGとイン
バータNTとを備えており、演算増幅器OPの外部に設けら
れた端子Ｔに電源VSSと同電位の電圧VS（例えば0V）を
印加すると導通状態、電源VDDと同電位の電圧VD（例え
ば10V）を印加すると非導通状態となるようになってい
る。
S・FETで構成されたトランスミッションゲートTGとイン
バータNTとを備えており、演算増幅器OPの外部に設けら
れた端子Ｔに電源VSSと同電位の電圧VS（例えば0V）を
印加すると導通状態、電源VDDと同電位の電圧VD（例え
ば10V）を印加すると非導通状態となるようになってい
る。
また、前記演算増幅器OPの非反転入力に接続されたア
ナログスイッチS1は従来と同様の構成をしており、この
例ではＣ−MOS・FETで構成されたトランスミッションゲ
ートTGとインバータNTとを備えている。そして、端子T1
に前記電圧VSを印加すると導通状態、前記電圧VDを印加
すると非導通状態になるようになっている。
ナログスイッチS1は従来と同様の構成をしており、この
例ではＣ−MOS・FETで構成されたトランスミッションゲ
ートTGとインバータNTとを備えている。そして、端子T1
に前記電圧VSを印加すると導通状態、前記電圧VDを印加
すると非導通状態になるようになっている。
次に第２図のように構成された本発明の演算増幅器OP
を用いたサンプルホールド回路の動作を説明する。第２
図の回路には、例えば入力にビデオ信号のようなデータ
電圧を印加し、前記アナログスイッチS1をクロック信号
等に同期させてオン／オフさせれば、アナログスイッチ
S1のオンによりその時のデータ電圧がコンデンサC1に蓄
積され、データ電圧のクロック信号に応じたサンプリン
グを行うことができる。コンデンサC1の電位は前記演算
増幅器OPの差動増幅段１に入力され、その結果、差動増
幅段１の出力点Ａには演算増幅器OPの出力にコンデンサ
C1に保持されたレベルを出力するためトランジスタQ7を
バイアスする電位が現れる。
を用いたサンプルホールド回路の動作を説明する。第２
図の回路には、例えば入力にビデオ信号のようなデータ
電圧を印加し、前記アナログスイッチS1をクロック信号
等に同期させてオン／オフさせれば、アナログスイッチ
S1のオンによりその時のデータ電圧がコンデンサC1に蓄
積され、データ電圧のクロック信号に応じたサンプリン
グを行うことができる。コンデンサC1の電位は前記演算
増幅器OPの差動増幅段１に入力され、その結果、差動増
幅段１の出力点Ａには演算増幅器OPの出力にコンデンサ
C1に保持されたレベルを出力するためトランジスタQ7を
バイアスする電位が現れる。
この時、前記演算増幅器OPの外部に設けられた端子Ｔ
に電圧VSを印加すれば、アナログスイッチ２は導通状態
になり、前記差動増幅段１の出力点Ａの電位をサンプリ
ングすることになる。即ち、前記差動増幅段１の出力点
Ａの電位はアナログスイッチ２を介してサンプリングさ
れ、前記出力段３の位相補償用コンデンサCPに蓄積され
る。一方、この位相補償用コンデンサCPに電荷が蓄積さ
れた状態で電圧VDを印加すると、アナログスイッチ２は
非導通状態になる。すると、前記出力段３の入力がフロ
ーティングになるため、位相補償用コンデンサCPによっ
てサンプリングされた電圧レベルはホールドされる。
に電圧VSを印加すれば、アナログスイッチ２は導通状態
になり、前記差動増幅段１の出力点Ａの電位をサンプリ
ングすることになる。即ち、前記差動増幅段１の出力点
Ａの電位はアナログスイッチ２を介してサンプリングさ
れ、前記出力段３の位相補償用コンデンサCPに蓄積され
る。一方、この位相補償用コンデンサCPに電荷が蓄積さ
れた状態で電圧VDを印加すると、アナログスイッチ２は
非導通状態になる。すると、前記出力段３の入力がフロ
ーティングになるため、位相補償用コンデンサCPによっ
てサンプリングされた電圧レベルはホールドされる。
このように、本発明の演算増幅器OPを用いたサンプル
ホールド回路ではアナログスイッチS1によってサンプリ
ングされた電位を、演算増幅器OPに設けた端子Ｔへの電
圧の印加によって演算増幅器OPの出力にホールドするこ
とができる。よって、本発明の演算増幅器OPを用いたサ
ンプルホールド回路によれば、演算増幅器１個でマスタ
・スレーブ形式のサンプルホールド回路を構成すること
ができ、回路の簡素化、低電力化を図ることができる。
ホールド回路ではアナログスイッチS1によってサンプリ
ングされた電位を、演算増幅器OPに設けた端子Ｔへの電
圧の印加によって演算増幅器OPの出力にホールドするこ
とができる。よって、本発明の演算増幅器OPを用いたサ
ンプルホールド回路によれば、演算増幅器１個でマスタ
・スレーブ形式のサンプルホールド回路を構成すること
ができ、回路の簡素化、低電力化を図ることができる。
第３図は本発明の演算増幅器OPを用いたサンプルホー
ルド回路の他の実施例の回路構成を示すものである。こ
の実施例では前記差動増幅段１と出力段３との間に介装
するアナログスイッチ２に２連のトランスミッションゲ
ートTG1,TG2を使用している。トランスミッションゲー
トTG1は差動増幅段１の出力点Ａと出力段３の位相補償
用コンデンサCPとを接続しているが、トランスミッショ
ンゲートTG2は差動増幅段１の出力点Ａを差動増幅段１
のFET Q2のドレイン（差動増幅段１の他の出力点Ｂ）と
を接続している。
ルド回路の他の実施例の回路構成を示すものである。こ
の実施例では前記差動増幅段１と出力段３との間に介装
するアナログスイッチ２に２連のトランスミッションゲ
ートTG1,TG2を使用している。トランスミッションゲー
トTG1は差動増幅段１の出力点Ａと出力段３の位相補償
用コンデンサCPとを接続しているが、トランスミッショ
ンゲートTG2は差動増幅段１の出力点Ａを差動増幅段１
のFET Q2のドレイン（差動増幅段１の他の出力点Ｂ）と
を接続している。
そして、前記演算増幅器OPの外部に設けられた端子Ｔ
に電圧VSを印加した時に、トランスミッションゲートTG
1は第２図の実施例同様に導通状態になるが、トランス
ミッションゲートTG2は非導通状態になるようになって
いる。また、電圧VDを印加すると、逆に、トランスミッ
ションゲートTG1は非導通状態になるが、トランスミッ
ションゲートTG2は導通状態になるようになっている。
に電圧VSを印加した時に、トランスミッションゲートTG
1は第２図の実施例同様に導通状態になるが、トランス
ミッションゲートTG2は非導通状態になるようになって
いる。また、電圧VDを印加すると、逆に、トランスミッ
ションゲートTG1は非導通状態になるが、トランスミッ
ションゲートTG2は導通状態になるようになっている。
アナログスイッチ２を以上のように構成すると、トラ
ンスミッションゲートTG1がオフ状態で、出力段３の位
相補償用コンデンサCPによって電圧レベルがホールド状
態の時に、トランスミッションゲートTG2はオン状態で
あるので、差動増幅段１の出力点Ａの電圧レベルが他の
出力点Ｂに戻されることになり、出力点Ａのレベルが振
り切れないで一定のレベルになる。
ンスミッションゲートTG1がオフ状態で、出力段３の位
相補償用コンデンサCPによって電圧レベルがホールド状
態の時に、トランスミッションゲートTG2はオン状態で
あるので、差動増幅段１の出力点Ａの電圧レベルが他の
出力点Ｂに戻されることになり、出力点Ａのレベルが振
り切れないで一定のレベルになる。
以上説明したように本発明の演算増幅器を用いたサン
プルホールド回路によれば、１つの演算増幅器でマスタ
・スレーブ形式のサンプルホールド回路を構成すること
ができるので、回路の簡素化、回路の消費電力の低減化
を図ることができるという効果がある。
プルホールド回路によれば、１つの演算増幅器でマスタ
・スレーブ形式のサンプルホールド回路を構成すること
ができるので、回路の簡素化、回路の消費電力の低減化
を図ることができるという効果がある。
第１図は本発明の演算増幅器を用いたサンプルホールド
回路の原理ブロック図、第２図（ａ）は本発明の演算増
幅器を用いたサンプルホールド回路の実際の使用例を示
す図、第２図（ｂ）は本発明の演算増幅器を用いたサン
プルホールド回路の内部構成の一実施例を示す回路図、
第３図は本発明の演算増幅器を用いたサンプルホールド
回路の内部構成の他の実施例を示す回路図、第４図は従
来の演算増幅器で第２図（ａ）のサンプルホールド回路
を構成した回路図、第５図は第４図の演算増幅器を用い
たサンプルホールド回路の内部回路構成図である。 １…差動増幅段、２…電子スイッチ（アナログスイッ
チ）、３…出力段、CP…位相補償用コンデンサ、OP1,OP
2…従来の演算増幅器、OP…本発明の演算増幅器、Q1〜Q
7…FET、S1,S2…アナログスイッチ、T1,T2,T…入力端
子。
回路の原理ブロック図、第２図（ａ）は本発明の演算増
幅器を用いたサンプルホールド回路の実際の使用例を示
す図、第２図（ｂ）は本発明の演算増幅器を用いたサン
プルホールド回路の内部構成の一実施例を示す回路図、
第３図は本発明の演算増幅器を用いたサンプルホールド
回路の内部構成の他の実施例を示す回路図、第４図は従
来の演算増幅器で第２図（ａ）のサンプルホールド回路
を構成した回路図、第５図は第４図の演算増幅器を用い
たサンプルホールド回路の内部回路構成図である。 １…差動増幅段、２…電子スイッチ（アナログスイッ
チ）、３…出力段、CP…位相補償用コンデンサ、OP1,OP
2…従来の演算増幅器、OP…本発明の演算増幅器、Q1〜Q
7…FET、S1,S2…アナログスイッチ、T1,T2,T…入力端
子。
Claims (1)
- 【請求項１】マスタ・スレーブ形式のサンプルホールド
回路であって、 マスタ側の出力バッファである差動増幅段（１）と、こ
の差動増幅段（１）の出力に接続されて外部からの信号
によりオン／オフされる電子スイッチ（２）と、この電
子スイッチ（２）に接続し、位相補償容量（CP）を備え
たスレーブ側の出力バッファである出力段（３）と、を
備えた演算増幅器（OP）と、 前記差動増幅段（１）の一方の入力端に接続する前記演
算増幅器（OP）の非反転入力に接続され、一端が接地さ
れた容量（C1）、及び、 前記演算増幅器（OP）の非反転入力と、前記サンプルホ
ールド回路の入力の間に設けられて外部からの信号によ
ってオン／オフされるアナログスイッチ（S1）とを備
え、 前記差動増幅段（１）の他方の入力端に接続する前記演
算増幅器（OP）の反転入力は、前記演算増幅器（OP）の
出力に接続されることを特徴とするサンプルホールド回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62163897A JPH0828628B2 (ja) | 1987-07-02 | 1987-07-02 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62163897A JPH0828628B2 (ja) | 1987-07-02 | 1987-07-02 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6410711A JPS6410711A (en) | 1989-01-13 |
| JPH0828628B2 true JPH0828628B2 (ja) | 1996-03-21 |
Family
ID=15782888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62163897A Expired - Fee Related JPH0828628B2 (ja) | 1987-07-02 | 1987-07-02 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828628B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5130572A (en) * | 1990-12-26 | 1992-07-14 | Burr-Brown Corporation | Operational track-and-hold amplifier |
| US5307067A (en) * | 1992-04-20 | 1994-04-26 | Matsushita Electric Industrial Co., Ltd. | Folding circuit and analog-to-digital converter |
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Family Cites Families (1)
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| JPS5756400U (ja) * | 1980-09-19 | 1982-04-02 |
-
1987
- 1987-07-02 JP JP62163897A patent/JPH0828628B2/ja not_active Expired - Fee Related
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