JPH0744432B2 - クロック生成装置 - Google Patents
クロック生成装置Info
- Publication number
- JPH0744432B2 JPH0744432B2 JP5035711A JP3571193A JPH0744432B2 JP H0744432 B2 JPH0744432 B2 JP H0744432B2 JP 5035711 A JP5035711 A JP 5035711A JP 3571193 A JP3571193 A JP 3571193A JP H0744432 B2 JPH0744432 B2 JP H0744432B2
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- JP
- Japan
- Prior art keywords
- signal
- clock
- flip
- flop
- reset signal
- Prior art date
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号を扱う装
置に利用する。本発明は、スパイク状の鋭いパルスを混
入させることなくクロック信号の送出および停止を行う
ことができるクロック発生装置に関する。
置に利用する。本発明は、スパイク状の鋭いパルスを混
入させることなくクロック信号の送出および停止を行う
ことができるクロック発生装置に関する。
【０００２】
【従来の技術】従来のクロック生成装置は、クロック信
号の発振および停止を行う機能を有していないか、ある
いはリセット信号を入力した時点で即時にクロックを停
止する機能のみを有しているものが用いられていた。
号の発振および停止を行う機能を有していないか、ある
いはリセット信号を入力した時点で即時にクロックを停
止する機能のみを有しているものが用いられていた。
【０００３】
【発明が解決しようとする課題】このような従来のクロ
ック生成装置は、クロック生成部がクロックの送信を行
っている最中にリセット信号が入力されると、その時点
でクロックの出力レベルを予め決められているリセット
値に即時に固定してしまうため、リセット信号を入力す
るタイミングによってはクロック信号に鋭いスパイクパ
ルスを発生する危険性があった。
ック生成装置は、クロック生成部がクロックの送信を行
っている最中にリセット信号が入力されると、その時点
でクロックの出力レベルを予め決められているリセット
値に即時に固定してしまうため、リセット信号を入力す
るタイミングによってはクロック信号に鋭いスパイクパ
ルスを発生する危険性があった。
【０００４】本発明はこのような問題を解決するもの
で、クロック信号に鋭いスパイクパルスを発生させるこ
となく、クロック信号の送出開始および停止を行うこと
ができる装置を提供することを目的とする。
で、クロック信号に鋭いスパイクパルスを発生させるこ
となく、クロック信号の送出開始および停止を行うこと
ができる装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、複数のクロッ
ク信号から一つのクロック信号を選択する選択器と、ハ
ードウェアリセット信号を遅延する第一のディレイ素子
と、選択するクロック源を指定するためのデータを保持
し前記第一のディレイ素子により遅延されたハードウェ
アリセット信号を入力するクロック源選択レジスタと、
このクロック源選択レジスタに設定値を書き込むパルス
となるクロック源選択値設定パルスを遅延する第二のデ
ィレイ素子と、この第二のディレイ素子により遅延され
たクロック源選択値設定パルスを入力するとともに、ソ
フトウェアリセット信号とハードウェアリセット信号と
の論理和を入力しセット信号としてＬｏｗレベル信号を
出力する第一のフリップフロップと、前記選択器の出力
信号とハードウェアリセット信号との論理積をクロック
信号として入力し自らの反転出力信号と前記第一のフリ
ップフロップの出力信号との論理和をデータ入力とする
第二のフリップフロップと、この第二のフリップフロッ
プを独立にセットするパワーオンリセット信号の入力端
子とを備えたことを特徴とする。
ク信号から一つのクロック信号を選択する選択器と、ハ
ードウェアリセット信号を遅延する第一のディレイ素子
と、選択するクロック源を指定するためのデータを保持
し前記第一のディレイ素子により遅延されたハードウェ
アリセット信号を入力するクロック源選択レジスタと、
このクロック源選択レジスタに設定値を書き込むパルス
となるクロック源選択値設定パルスを遅延する第二のデ
ィレイ素子と、この第二のディレイ素子により遅延され
たクロック源選択値設定パルスを入力するとともに、ソ
フトウェアリセット信号とハードウェアリセット信号と
の論理和を入力しセット信号としてＬｏｗレベル信号を
出力する第一のフリップフロップと、前記選択器の出力
信号とハードウェアリセット信号との論理積をクロック
信号として入力し自らの反転出力信号と前記第一のフリ
ップフロップの出力信号との論理和をデータ入力とする
第二のフリップフロップと、この第二のフリップフロッ
プを独立にセットするパワーオンリセット信号の入力端
子とを備えたことを特徴とする。
【０００６】
【作用】選択器（１１）が基準クロック信号を選択する
ためのデータを保持するクロック源選択レジスタ（１
２）からの指定を受けて複数の基準クロック信号の中か
ら一つの基準クロックを選択する。この出力が第二のフ
リップフロップ（１６）から送出される。これが本回路
の基本的な動作である。一方、第一のフリップフロップ
（１３）がクロック源選択レジスタに設定値を書き込む
パルスとなるクロック源選択値設定パルスを遅延させた
パルスを検出してＬｏｗレベルを出力するとともに、ソ
フトウェアリセット信号およびハードウェアリセット信
号の論理和を出力する。
ためのデータを保持するクロック源選択レジスタ（１
２）からの指定を受けて複数の基準クロック信号の中か
ら一つの基準クロックを選択する。この出力が第二のフ
リップフロップ（１６）から送出される。これが本回路
の基本的な動作である。一方、第一のフリップフロップ
（１３）がクロック源選択レジスタに設定値を書き込む
パルスとなるクロック源選択値設定パルスを遅延させた
パルスを検出してＬｏｗレベルを出力するとともに、ソ
フトウェアリセット信号およびハードウェアリセット信
号の論理和を出力する。
【０００７】第二のフリップフロップ（１６）はパワー
オンリセット端子からの信号により独立にセット状態と
なる。選択器（１１）の出力信号およびハードウェアリ
セット信号の論理積（１７）を入力し、自らの出力を反
転した信号と第一のフリップフロップからの信号との論
理和（１８）をデータ入力として最終的なクロック信号
（１２０）として出力する。
オンリセット端子からの信号により独立にセット状態と
なる。選択器（１１）の出力信号およびハードウェアリ
セット信号の論理積（１７）を入力し、自らの出力を反
転した信号と第一のフリップフロップからの信号との論
理和（１８）をデータ入力として最終的なクロック信号
（１２０）として出力する。
【０００８】これにより、クロック信号の送出および停
止をスパイク状の鋭いパルスを混入させることなく行う
ことができる。
止をスパイク状の鋭いパルスを混入させることなく行う
ことができる。
【０００９】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。
る。図１は本発明実施例の構成を示すブロック図であ
る。
【００１０】本発明実施例は、複数の基準クロック信号
１〜Ｎから一つのクロック信号を選択する選択器１１
と、ハードウェアリセット信号１０３を遅延する第一の
ディレイ素子１４と、選択するクロック源を指定するた
めのデータを保持し第一のディレイ素子１４により遅延
されたハードウェアリセット信号１０３を入力とするク
ロック源選択レジスタ１２と、このクロック源選択レジ
スタ１２に設定値を書き込むパルスとなるクロック源選
択値設定パルス１０１を遅延する第二のディレイ素子２
０と、この第二のディレイ素子２０により遅延されたク
ロック源選択値設定パルス１０１を入力するとともに、
ソフトウェアリセット信号１０４とハードウェアリセッ
ト信号１０３との論理和を入力しセット信号としてＬｏ
ｗレベル信号を出力する第一のフリップフロップ１３
と、選択器１１の出力信号とハードウェアリセット信号
１０３との論理積をクロック信号として入力し自らの反
転出力信号と第一のフリップフロップ１３の出力信号と
の論理和をデータ入力とする第二のフリップフロップ１
６と、この第二のフリップフロップ１６を独立にセット
するパワーオンリセット信号の入力端子１５とを備え
る。
１〜Ｎから一つのクロック信号を選択する選択器１１
と、ハードウェアリセット信号１０３を遅延する第一の
ディレイ素子１４と、選択するクロック源を指定するた
めのデータを保持し第一のディレイ素子１４により遅延
されたハードウェアリセット信号１０３を入力とするク
ロック源選択レジスタ１２と、このクロック源選択レジ
スタ１２に設定値を書き込むパルスとなるクロック源選
択値設定パルス１０１を遅延する第二のディレイ素子２
０と、この第二のディレイ素子２０により遅延されたク
ロック源選択値設定パルス１０１を入力するとともに、
ソフトウェアリセット信号１０４とハードウェアリセッ
ト信号１０３との論理和を入力しセット信号としてＬｏ
ｗレベル信号を出力する第一のフリップフロップ１３
と、選択器１１の出力信号とハードウェアリセット信号
１０３との論理積をクロック信号として入力し自らの反
転出力信号と第一のフリップフロップ１３の出力信号と
の論理和をデータ入力とする第二のフリップフロップ１
６と、この第二のフリップフロップ１６を独立にセット
するパワーオンリセット信号の入力端子１５とを備え
る。
【００１１】次に、このように構成された本発明実施例
の動作について説明する。
の動作について説明する。
【００１２】Ｎ本の互いに独立した基準クロック源から
の基準クロック信号１〜Ｎが選択器１１に入力される
と、選択器１１はクロック源選択レジスタ１２が示す選
択値に従ってその中の一つの基準クロック信号を選択す
る。この選択された信号はクロック源選択値設定パルス
１０１によって外部から書き込みが行われ、また、クロ
ック選択値設定パルス１０１は同時に第一のディレイ素
子１４を通して第一のフリップフロップ１３の出力をＬ
ｏｗレベルに設定してクロック送信開始トリガパルスと
する。
の基準クロック信号１〜Ｎが選択器１１に入力される
と、選択器１１はクロック源選択レジスタ１２が示す選
択値に従ってその中の一つの基準クロック信号を選択す
る。この選択された信号はクロック源選択値設定パルス
１０１によって外部から書き込みが行われ、また、クロ
ック選択値設定パルス１０１は同時に第一のディレイ素
子１４を通して第一のフリップフロップ１３の出力をＬ
ｏｗレベルに設定してクロック送信開始トリガパルスと
する。
【００１３】ここで各初期状態における動作を順を追っ
て説明する。
て説明する。
【００１４】１）まず、電源投入時の動作について説明
する。図２は本発明実施例における電源投入時のタイミ
ングチャートである。
する。図２は本発明実施例における電源投入時のタイミ
ングチャートである。
【００１５】パワーオンリセット端子１５から第二のフ
リップフロップ１６に入力する信号は、電源が投入され
たときにクロック出力信号１０２をＨｉに設定する信号
であり、電源投入時にクロック出力信号１０２をＨｉに
固定する。また、電源投入時には外部システムからハー
ドウェアリセット信号１０３としてＬｏｗ信号が入力さ
れるため、第一のフリップフロップ１３はセット状態に
設定され、Ｑ出力からはＨｉが出力されるので第二のフ
リップフロップ１６のデータ入力端子ＤにはＨｉ信号が
入力された状態となり、クロック端子Ｃにいかなる信号
が入力されても最終的に目的とするクロック出力状態は
Ｈｉの状態に保たれる。以後ハードウェアリセット信号
１０３が解除された後もクロック出力状態はＨｉの状態
に保たれる。
リップフロップ１６に入力する信号は、電源が投入され
たときにクロック出力信号１０２をＨｉに設定する信号
であり、電源投入時にクロック出力信号１０２をＨｉに
固定する。また、電源投入時には外部システムからハー
ドウェアリセット信号１０３としてＬｏｗ信号が入力さ
れるため、第一のフリップフロップ１３はセット状態に
設定され、Ｑ出力からはＨｉが出力されるので第二のフ
リップフロップ１６のデータ入力端子ＤにはＨｉ信号が
入力された状態となり、クロック端子Ｃにいかなる信号
が入力されても最終的に目的とするクロック出力状態は
Ｈｉの状態に保たれる。以後ハードウェアリセット信号
１０３が解除された後もクロック出力状態はＨｉの状態
に保たれる。
【００１６】２）次に、電源投入後にクロック源選択設
定パルス１０１によって選択値が設定された場合の動作
について説明する。図３は本発明実施例における選択値
設定時のタイミングチャートである。
定パルス１０１によって選択値が設定された場合の動作
について説明する。図３は本発明実施例における選択値
設定時のタイミングチャートである。
【００１７】電源が投入されてしばらく時間が経過する
と外部から入力されるハードウェアリセット信号１０３
が非アクティブ状態（Ｈｉ）になるが、第一のフリップ
フロップ１３がＨｉレベルを保持し続けるので、第二の
フリップフロップ１６には基準クロック信号が入力され
た状態となっているにもかかわらずデータ入力端子Ｄに
はＨｉレベルが入力されていて引続きＨｉレベルを出力
し続ける。
と外部から入力されるハードウェアリセット信号１０３
が非アクティブ状態（Ｈｉ）になるが、第一のフリップ
フロップ１３がＨｉレベルを保持し続けるので、第二の
フリップフロップ１６には基準クロック信号が入力され
た状態となっているにもかかわらずデータ入力端子Ｄに
はＨｉレベルが入力されていて引続きＨｉレベルを出力
し続ける。
【００１８】この状態でクロック源選択設定パルス１０
１が入力されて選択値が設定されると、選択器１１は基
準クロック１〜Ｎの中から一つの基準クロック信号を選
択してＡＮＤゲート１７のｄ端子へ出力するが、第一の
フリップフロップ１３はまだＨｉを保持しているので第
二のフリップフロップ１６のクロック端子Ｃにいかなる
波形が出現してもＨｉ状態を保つ。この動作は重要であ
り、選択器１１の設定値が変化する瞬間に選択器１１特
有のチャタリングが発生した場合においても、第二のフ
リップフロップ１６のクロック信号出力部にヒゲ状のス
パイクを発生することを防止する。
１が入力されて選択値が設定されると、選択器１１は基
準クロック１〜Ｎの中から一つの基準クロック信号を選
択してＡＮＤゲート１７のｄ端子へ出力するが、第一の
フリップフロップ１３はまだＨｉを保持しているので第
二のフリップフロップ１６のクロック端子Ｃにいかなる
波形が出現してもＨｉ状態を保つ。この動作は重要であ
り、選択器１１の設定値が変化する瞬間に選択器１１特
有のチャタリングが発生した場合においても、第二のフ
リップフロップ１６のクロック信号出力部にヒゲ状のス
パイクを発生することを防止する。
【００１９】一方、この状態でクロック源選択値設定パ
ルス１０１が第一のディレイ素子１４で遅延された後に
第一のフリップフロップ１３のクロック端子Ｄに到達す
ると、第一のフリップフロップ１３の出力はＬｏｗとな
るので、第一のディレイ素子１４の遅延後にＯＲゲート
１８のａ端子が有効となり、第二のフリップフロップ１
６はトグル状態に設定される。この時点以降においては
選択器１１で選択された基準クロック信号１〜Ｎを基準
として第二のフリップフロップ１６がトグル動作を行
い、目的とするクロック信号が作成され出力される。
ルス１０１が第一のディレイ素子１４で遅延された後に
第一のフリップフロップ１３のクロック端子Ｄに到達す
ると、第一のフリップフロップ１３の出力はＬｏｗとな
るので、第一のディレイ素子１４の遅延後にＯＲゲート
１８のａ端子が有効となり、第二のフリップフロップ１
６はトグル状態に設定される。この時点以降においては
選択器１１で選択された基準クロック信号１〜Ｎを基準
として第二のフリップフロップ１６がトグル動作を行
い、目的とするクロック信号が作成され出力される。
【００２０】３）次いで、このような２）の状態からソ
フトウェアリセット信号１０４がかけられた場合の動作
について説明する。図４は本発明実施例におけるソフト
ウェアリセット時のタイミングチャートである。
フトウェアリセット信号１０４がかけられた場合の動作
について説明する。図４は本発明実施例におけるソフト
ウェアリセット時のタイミングチャートである。
【００２１】第二のフリップフロップ１６がトグル動作
を行いクロック信号を出力している状態で、ソフトウェ
アリセット信号１０４がかけられ、ＯＲゲート１９のソ
フトウェアリセット端子ｇがＬｏｗになると第一のフリ
ップフロップ１３がリセットされてＨｉ信号を出力す
る。この時点で第二のフリップフロップ１６のデータ入
力端子ＤがＨｉとなり、クロック端子Ｃに選択器１１か
らの立ち上がり変化点信号１０５が入力されるとＨｉを
出力する。以降選択器１１からのいかなる立ち上がり変
化点信号１０５が現れても第二のフリップフロップ１６
はＨｉ状態を出力し続け、実質的にクロック信号の送出
は停止した状態となる。このときのクロック信号の停止
の仕方は重要であり、ソフトウェアリセット信号１０４
がかけられても直ちに停止することはなく、基準クロッ
ク信号１〜Ｎの発振周期の間隔を確実に確保した後にＨ
ｉ状態となる。
を行いクロック信号を出力している状態で、ソフトウェ
アリセット信号１０４がかけられ、ＯＲゲート１９のソ
フトウェアリセット端子ｇがＬｏｗになると第一のフリ
ップフロップ１３がリセットされてＨｉ信号を出力す
る。この時点で第二のフリップフロップ１６のデータ入
力端子ＤがＨｉとなり、クロック端子Ｃに選択器１１か
らの立ち上がり変化点信号１０５が入力されるとＨｉを
出力する。以降選択器１１からのいかなる立ち上がり変
化点信号１０５が現れても第二のフリップフロップ１６
はＨｉ状態を出力し続け、実質的にクロック信号の送出
は停止した状態となる。このときのクロック信号の停止
の仕方は重要であり、ソフトウェアリセット信号１０４
がかけられても直ちに停止することはなく、基準クロッ
ク信号１〜Ｎの発振周期の間隔を確実に確保した後にＨ
ｉ状態となる。
【００２２】４）続いて、２）の状態からハードウェア
リセット信号１０３がかけられた場合の動作について説
明する。図５は本発明実施例におけるハードウェアリセ
ット時のタイミングチャートである。
リセット信号１０３がかけられた場合の動作について説
明する。図５は本発明実施例におけるハードウェアリセ
ット時のタイミングチャートである。
【００２３】第二のフリップフロップ１６がトグル動作
を行いクロック信号を出力している状態で、ハードウェ
アリセット信号１０３がかけられ、ハードウェアリセッ
ト端子がＬｏｗになると、ＡＮＤゲート１７のｅ端子が
Ｌｏｗとなり、ゲート出力はこの時点で強制的にＬｏｗ
が出力されて第二のフリップフロップ１６へのクロック
信号の入力を停止させる。したがって、ハードウェアリ
セット信号１０３がＬｏｗを保っている期間中に選択器
１１からいかなる信号が入力されても、第二のフリップ
フロップ１６はその出力状態を変化させることはなく最
終クロック出力にスパイク状のパルスを発生させること
はない。
を行いクロック信号を出力している状態で、ハードウェ
アリセット信号１０３がかけられ、ハードウェアリセッ
ト端子がＬｏｗになると、ＡＮＤゲート１７のｅ端子が
Ｌｏｗとなり、ゲート出力はこの時点で強制的にＬｏｗ
が出力されて第二のフリップフロップ１６へのクロック
信号の入力を停止させる。したがって、ハードウェアリ
セット信号１０３がＬｏｗを保っている期間中に選択器
１１からいかなる信号が入力されても、第二のフリップ
フロップ１６はその出力状態を変化させることはなく最
終クロック出力にスパイク状のパルスを発生させること
はない。
【００２４】一方、ハードウェアリセット信号１０３は
第二のディレイ素子２０を通してクロック源選択レジス
タ１２の設定値を初期化するが、リセット信号が第二の
ディレイ素子２０を通過するために第二のフリップフロ
ップ１６のクロック端子Ｃがノイズ入力に対して保護を
かけられてから選択器１１の選択状態が初期化されるた
め、選択状態の変化に伴う選択器１１からのチャタリン
グが発生した場合においても、このチャタリング状のス
パイクパルスはＡＮＤゲート１７でマスクされ、第二の
フリップフロップ１６のクロック端子Ｃには到達するこ
とはなく、ハードウェアリセット信号１０３がかけられ
たときの状態を保持する。その後ハードウェアのリセッ
トが解除されてハードウェアリセット信号１０３がＨｉ
に戻った時点で、選択器１１が選択している基準クロッ
ク信号１〜ＮがＨｉであった場合は直ちに最終クロック
出力信号はＨｉとなり、選択器１１が選択している基準
クロック信号１〜ＮがＬｏｗであった場合はその時点で
最終クロック出力信号は変化せずに、その後選択器１１
で選択されたクロック信号がＨｉに変化した時点で最終
クロック出力信号はＨｉを出力し、この場合においても
クロック出力にスパイク状のパルスを発生させることは
ない。
第二のディレイ素子２０を通してクロック源選択レジス
タ１２の設定値を初期化するが、リセット信号が第二の
ディレイ素子２０を通過するために第二のフリップフロ
ップ１６のクロック端子Ｃがノイズ入力に対して保護を
かけられてから選択器１１の選択状態が初期化されるた
め、選択状態の変化に伴う選択器１１からのチャタリン
グが発生した場合においても、このチャタリング状のス
パイクパルスはＡＮＤゲート１７でマスクされ、第二の
フリップフロップ１６のクロック端子Ｃには到達するこ
とはなく、ハードウェアリセット信号１０３がかけられ
たときの状態を保持する。その後ハードウェアのリセッ
トが解除されてハードウェアリセット信号１０３がＨｉ
に戻った時点で、選択器１１が選択している基準クロッ
ク信号１〜ＮがＨｉであった場合は直ちに最終クロック
出力信号はＨｉとなり、選択器１１が選択している基準
クロック信号１〜ＮがＬｏｗであった場合はその時点で
最終クロック出力信号は変化せずに、その後選択器１１
で選択されたクロック信号がＨｉに変化した時点で最終
クロック出力信号はＨｉを出力し、この場合においても
クロック出力にスパイク状のパルスを発生させることは
ない。
【００２５】
【発明の効果】以上説明したように本発明によれば、ク
ロックの送信と停止を自由に制御することができ、かつ
スパイク状のパルスの発生を内部的にマスクすることに
よって、電源が投入されたとき、電源が瞬断したとき、
外部システムのリセットスイッチが押されたとき、ソフ
トウェアリセットがかけられたとき、あるいはクロック
送信トリガがかけられたときにおいてもヒゲ状のスパイ
クパルスの混入することのない滑らかなクロック信号を
作成することができる効果がある。
ロックの送信と停止を自由に制御することができ、かつ
スパイク状のパルスの発生を内部的にマスクすることに
よって、電源が投入されたとき、電源が瞬断したとき、
外部システムのリセットスイッチが押されたとき、ソフ
トウェアリセットがかけられたとき、あるいはクロック
送信トリガがかけられたときにおいてもヒゲ状のスパイ
クパルスの混入することのない滑らかなクロック信号を
作成することができる効果がある。
【図１】本発明実施例の構成を示すブロック図。
【図２】本発明実施例における電源投入時のタイミング
チャート。
チャート。
【図３】本発明実施例における選択値設定時のタイミン
グチャート。
グチャート。
【図４】本発明実施例におけるソフトウェアリセット時
のタイミングチャート。
のタイミングチャート。
【図５】本発明実施例におけるハードウェアリセット時
のタイミングチャート。
のタイミングチャート。
１１ 選択器 １２ クロック源選択レジスタ １３ 第一のフリップフロップ １４ 第一のディレイ素子 １５ 入力端子 １６ 第二のフリップフロップ １７ ＡＮＤゲート １８、１９ ＯＲゲート ２０ 第二のディレイ素子 １０１ クロック源選択値設定パルス １０２ クロック出力信号 １０３ ハードウェアリセット信号 １０４ ソフトウェアリセット信号 １０５ 立ち上がり変化点信号 １０６ パワーオンリセット信号
Claims (1)
- 【請求項１】 複数のクロック信号から一つのクロック
信号を選択する選択器と、 ハードウェアリセット信号を遅延する第一のディレイ素
子と、 選択するクロック源を指定するためのデータを保持し前
記第一のディレイ素子により遅延されたハードウェアリ
セット信号を入力とするクロック源選択レジスタと、 このクロック源選択レジスタに設定値を書き込むパルス
となるクロック源選択値設定パルスを遅延する第二のデ
ィレイ素子と、 この第二のディレイ素子により遅延されたクロック源選
択値設定パルスを入力するとともに、ソフトウェアリセ
ット信号とハードウェアリセット信号との論理和を入力
しセット信号としてＬｏｗレベル信号を出力する第一の
フリップフロップと、 前記選択器の出力信号とハードウェアリセット信号との
論理積をクロック信号として入力し自らの反転出力信号
と前記第一のフリップフロップの出力信号との論理和を
データ入力とする第二のフリップフロップと、 この第二のフリップフロップを独立にセットするパワー
オンリセット信号の入力端子とを備えたことを特徴とす
るクロック生成装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035711A JPH0744432B2 (ja) | 1993-02-24 | 1993-02-24 | クロック生成装置 |
| CA002116287A CA2116287C (en) | 1993-02-24 | 1994-02-23 | Clock generator |
| US08/200,674 US5473768A (en) | 1993-02-24 | 1994-02-23 | Clock generator |
| AU56334/94A AU663823B2 (en) | 1993-02-24 | 1994-02-23 | Clock generator |
| EP94102715A EP0616279B1 (en) | 1993-02-24 | 1994-02-23 | Clock generator with selectable source and glitch-free reset function |
| DE69430604T DE69430604T2 (de) | 1993-02-24 | 1994-02-23 | Taktgeber mit auswählbarer Quelle und fehlimpulsfreier Rücksetzfunktion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035711A JPH0744432B2 (ja) | 1993-02-24 | 1993-02-24 | クロック生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252709A JPH06252709A (ja) | 1994-09-09 |
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