JPH0744439B2

JPH0744439B2 - 制御回路

Info

Publication number: JPH0744439B2
Application number: JP57219338A
Authority: JP
Inventors: アドリアン・ラルフ・ハ−トマン; ジエ−ムス・エルウツド・コ−ル; ウイリアム・フレデリツク・マツクフア−ソン; テレンス・ジエ−ムス・リレイ
Original assignee: ウエスターンエレクトリックカムパニー，インコーポレーテッド
Priority date: 1981-12-22
Filing date: 1982-12-16
Publication date: 1995-05-15
Anticipated expiration: 2010-05-15
Also published as: IT8224891A0; DE3246810A1; ES8402126A1; DE3246810C2; HK7386A; AU9109082A; SE8207087D0; NL8204929A; BE895409A; CA1177890A; SE450068B; NL188827C; AU549074B2; GB2112226A; IT1155045B; IE53860B1; ES518410A0; FR2518851B1; US4447744A; IT8224891A1

Description

【発明の詳細な説明】産業上の利用分野本発明は以下のものとともに用いる制御回路に係る。す
なわち、比較的高抵抗率のバルク部、第１の導電形と比
較的低抵抗の第１の領域、第１の導電形と相対する第２
の導電形の第２及び第３の領域を有し、第１及び第３の
領域は第１のスイツチングデバイスの出力端子に接続さ
れ、第２の領域はスイツチングデバイスの制御端子に結
合され、第1,第２及び第３の領域は半導体基体のバルク
部分により相互に分離されている型の第１のゲートダイ
オード・スイツチングデバイス。該第１のスイツチング
デバイスと同じ形で本質的に同じ電気的特性をもつ第２
のゲートダイオード・スイツチングデバイス。第２のス
イツチングデバイスの出力端子は、第１のスイツチング
デバイスの第１の出力端子に結合される。

従来技術 1980アイ・イーイーイー・インターナショナル・ソリッ
ド・ステート・サーキット・コンファレンス−ダイジェ
スト・オブ・テクニカル・ペーパーズ（IEEE Internati
onal Solid-State Circuits Conference Digest of Tec
hnical Papers）170および171“500Vモノリシック二方
向性２×２交差アレイ”と題する論文は、高電圧および
高電流容量固体スイッチとしてゲートダイオードスイッ
チ（GDS′ｓ）について述べている。このような固定素
子スイッチはオン（導通）状態とオフ（阻止）状態とを
有している。これらスイッチはオフ状態において比較的
大きな電位差を阻止することができる。これらスイッチ
の各々は通常アノードおよびカソードと呼ばれる２つの
出力端子と、通常ゲートと呼ばれる制御端子と、アノー
ド、カソードおよびゲート領域を分離するバルクを有す
る半導体ボディとを有している。半導体の各部のパラメ
ータは、アノード領域の電位がカソード領域の電位より
大で、ゲート領域の電位がアノードとカソードの間の半
導体ボディのバルクの垂直断面部分の電位をアノードま
たはカソード領域の電位よりも大とするには不十分であ
る場合、バルクを通してアノード領域とカソード領域と
の間で流れるような値を有している。ゲート領域の電位
がアノードおよびカソード領域の電位よりも十分に正
で、アノードとカソード領域との間の半導体ボディのバ
ルクの垂直断面部分の電位がアノードおよびカソード領
域の電位よりも正となる場合、アノードおよびカソード
領域間の電流を中断、即ち禁止するようになっている。
これらスイッチをオフとするのに必要なゲート電圧の大
きさは各スイッチの半導体領域の幾何学的形状およびド
ーピング・レベルならびにアノードおよびカソード電位
の関数である。これらスイッチの各々の下と端子に阻止
電圧を加えるのに使用される制御回路は、アノードおよ
びカソード端子の電圧よりもより正なる電圧に耐え得る
必要があると共に、各スイッチのアノードおよびカソー
ドを流れるのと一般に同じ大きさの電流を供給出来る必
要がある。

一方、米国特許第4,250,409号は、上述のようなゲート
ダイオード・スイッチ（GDS′ｓ）のような高電圧およ
び高電流容量固体スイッチ用の制御回路について述べて
いる。この特許が指摘しているように、GDSを制御する
上での特殊な問題が、デバイスをOFF状態にスイツチす
るために、ゲートに大きな電流が供給したりあるいは除
去する必要性から生じる。制御回路はある程度の数のト
ランジスタ及び電流リミツタ要素から成る。この制御回
路に伴う一つの問題は、電流リミツタ中の変化のため
に、付随した負荷スイツチ及び回路中に、かなりの好ま
しくない電流が注入されることである。

上に述べた制御回路を基本的には同じ機能を果すが、電
流リミツタを必要とせず、必要とする要素の数が少く、
かつ実現するために必要なシリコンの面積が少い回路が
望ましい。

発明の構成本発明に従うと、これらの問題は以下の点を特徴とする
制御回路において解決される。すなわち、それぞれが制
御端子と第１及び第２の出力端子をもつ第３及び第４の
スイツチングデバイスが含まれる。制御回路はあらかじ
め選択されたレベルの電流を、第２のスイツチングデバ
イス中に供給することができる。第３のスイツチングデ
バイスの制御端子及び第４のスイツチングデバイスの第
１の出力端子は、第１の制御回路入力端子に結合され
る。第４のスイツチングデバイスの第２の出力端子は、
第２のスイツチングデバイスの第１の出力端子に結合さ
れる。第４のスイツチングデバイスの制御端子及び第３
のスイツチングデバイスの第１の出力端子は、ともに結
合され、第２の制御回路端子に結合される。第３のスイ
ツチングデバイスの第２の出力端子は第２のスイツチン
グデバイスの制御端子に結合される。

本発明は出力端子により、同様の負荷スイツチ（GDSL1
又はGDSL2）の制御端子に結合された制御スイッチ（GDS
C）とともに用いられる制御回路に係る。制御及び負荷
スイツチはそれぞれ制御端子及び第1,第２の出力端子を
有する。好ましい実施例において、これらのスイツチは
その出力端子がアノード及びカソードで、制御端子がゲ
ートであるゲートダイオード・スイツチである。本発明
の制御回路は、本質的に２個のスイツチングデバイス
（Q2及びQ3）から成り、それぞれが制御端子及び第1,第
２の出力端子を有する。一実施例において、第１及び第
２のスイツチングデバイスは、ｐ−ｎ−ｐ形バイポーラ
・トランジスタである。Q2のベース及びQ3のエミツタ
は、ともに入力端子に結合される。Q2のエミツタ及びQ3
のベースは共通端子に結合される。Q3のコレクタはGDSC
のアノードに結合され、Q2のコレクタはGDSCのゲートに
結合される。Q2及びQ3は本質的にGDSCの状態を制御する
働きをする。

実施例第１図を参照すると、スイツチング・システム10が示さ
れており、それは制御回路12（最も大きな長方形の線）
から成り、それは出力端子34により一対の高電圧負荷
（通過）ゲートダイオード・スイツチングデバイス（GD
SL1）及び（GDSL2）のゲートに結合される。（GDSL1）
のアノード及び（GDSL2）のカソードは、端子（X0）及
び抵抗（R3）の第１の端子に結合される。（R3）の第２
の端子は、端子36及び電位源（V1）に結合される。（GD
SL2）のアノード及び（GDSL1）のカソードは、端子（Y
0）及び抵抗（R4）の第１の端子に結合される。（R4）
の第２の端子は端子38及び電位源（V2）に結合される。
（GDSL1）及び（GDSL2）の組み合せにより、二方向性ス
イツチとして働き、（GDSL1）又は（GDSL2）を通る比較
的低抵抗路を経て、端子（X0）及び（Y0）間を選択的に
導電性にする。説明のため、これらのスイツチはゲート
ダイオード・スイツチと仮定する。制御回路12は端子34
及び（X0）に必要な電位を供給し、（GDSL1）及び（GDS
L2）の状態を制御するのに必要な電位及び電流源又は電
流シンクを供給する働きをする。

周知のように、ゲートダイオード・スイツチ（GDS）は
第１の導電形及び比較的高抵抗のバルク部分、第１の導
電形及び比較的低抵抗を有するアノード領域、第１の導
電形とは反対の第２の導電形のゲート及びカソード領域
を有する半導体基体から成る。アノード及びカソード領
域は、スイツチの出力端子に接続されている。ゲート領
域はスイツチの制御端子に接続されている。アノード、
ゲート及びカソード領域は、半導体基体のバルクの一部
により、相互に分離されている。オン状態中のカソード
及びアノード領域間の伝導は、導電性プラズマを形成す
る二重キヤリヤ注入による。アノード及びカソード領域
間のバルク部分から、キヤリヤを空乏化するのに十分な
電圧を、ゲート領域に印加することにより、デバイスは
オフ状態に変えられる。

制御回路12は本質的に、高電圧スイツチ（GDSC）、（破
線の長方形内に示された）第１の電圧分枝回路14及び
（もう一つの破線の長方形内に示された）第２の電圧分
枝回路16から成る。説明のため、（GDSC）はゲートダイ
オード・スイツチと仮定する。分枝回路14は（GDSL1）
及び（GDSL2）を選択的にオン状態に保ち、それにより
もしアノード及びカソード端子の電位が、導通を維持す
るのに十分であるならば、一方又は他方の（GDSL）を通
る導通が起る。あるいは、それは（GDSL）をオフ状態に
維持することにより、両方の（GDSL）を通る導通を阻止
することができる。また、（GDSL1）又は（GDSL2）を通
る電流が比較的小さい場合、それは該電流を阻止するこ
と（GDSL）の一つを、オフ状態にすること）ができる。
分枝回路16は、（GDSL1）及び（GDSL2）を本質的にオフ
状態にスイッチする働きをし、従って、GDSLのゲートに
印加される電位があらかじめ選択された範囲内にある限
り、（X0）及び（Y0）端子に印加される電位とは独立に
（X0）と（Y0）の間の比較的大きな電流を、阻止（遮
断）する働きをする。

分岐回路14はｐ−ｎ−ｐトランジスタ（Q1,Q2,Q3）、ｎ
−ｐ−ｎトランジスタ（Q4）及び抵抗（R1,R2）から成
る。Vin入力端子18は（R1）の第１の端子に結合されて
いる。（R1）の第２の端子は（Q1）及び（Q2）のベー
ス、（Q3）のエミツタ及び端子20に結合されている。
（Q1）のエミツタは（R2）の第１の端子及び端子22に結
合されている。（R2）の第２の端子は（Q2）のエミツ
タ、（Q3）のベース及び端子26に結合され、端子26は電
源（V⁺⁺）に結合されている。（Q1）のコレクタは（Q
4）のベース及び端子24に結合されている。（Q2）のコ
レクタは（GDSC）のゲート及び端子28に結合されてい
る。（Q3）のコレクタは（GDSC）のアノード及び端子30
に結合されている。（Q4）のエミツタは（X0）に結合さ
れ、（Q4）のコレクタは（GDSL1）及び（GDSL2）のゲー
ト、（GDSC）のカソード及び出力端子34に結合されてい
る。

分枝回路16は本質的にダイオード（D1）から成り、その
カソードは端子30に接続され、アノードは端子32及び電
源（V⁺）に結合されている。典型的な場合、電源（V⁺）
は電源（V⁺⁺）より電位は低い。

システム10の基本的な動作は、以下のとうりである。
（GDSL1）及び（GDS2）は導通状態ではなく、入力端子1
8へ印加される電圧は“1"（それは典型的な場合、V⁺⁺よ
り2.5ボルト正である）であると仮定すると、（Q1,Q2）
及び（Q4）はオフにバイアスされ、（Q3）はオンにバイ
アスされる。（GDSC）はそのアノード（端子30）がV⁺⁺
に近い電位にあるため、オンにバイアスされ、ゲート端
子は典型的な場合、V⁺⁺又はそれより低い正電位に浮い
ている。（GDSL1）及び（GDSL2）の漏れ電流は、端子18
から（Q3）のエミツタ−コレクタ、（GDSC）のアノード
−カソードを通つて、（GDSL1）及び（GDSL2）のゲート
に流れる。ほぼV⁺⁺の電位が、端子34に現れる。（GDSL
1）及び（GDSL2）はオフにバイアスされ、導電性となる
ことが妨げられる。

Vinが“1"から“0"へスイツチ（“0"電位は典型的な場
合V⁺⁺より2.2ボルト低い）すると仮定すると、（Q1,Q
2）及び（Q4）はオンにバイアスされ、（Q3）はオフに
バイアスされる。（Q2）はバイアス・オンになるから、
（GDSC）（端子28）のゲート電位はほぼV⁺⁺に増加す
る。（GDSC）及び（Q4）の両方がオンであるから、ほぼ
V⁺⁺であつた（GDSC）のアノード（端子30）の電位は、
下りはじめる。（GDSC）のアノード及びカソードの電位
は、（GDSC）のゲート電位より約20ボルト低くなるまで
下り、その後（GDSC）はオフになる。すると、（Q4）は
オンであるから、端子34は端子（X0）の電位に下るま
で、放電を続ける。

V1が＋200V、V2が接地電位にあり、V⁺⁺＝＋315ボルト及
びV⁺＝＋275ボルトと仮定する。端子34が端子（X0）の
電位の約＋20ボルト以内まで放電するにつれ、（GDSL
1）はオンになり、次に急速に端子34を端子（X0）のほ
ぼ端子電位まで放電させる。従つて、（GDSL1）はオン
で、端子（X0）から端子（Y0）へ電流が流れる。あるい
は、もしV2の電位が＋200Vで、V1の電位が接地になる
と、（GDSL2）はオンになり、端子（Y0）から端子（X
0）へ電流が流れる。

次に、電流が（GDSL1）又は（GDSL2）を流れている状態
で、V_INが“0"から“1"にスイッチされると仮定する。
（Q1,Q2）及び（Q4）はオフにスイッチし、（Q3）はオ
ンにスイッチする。最初、（GDSC）のゲート（端子28）
は約V⁺⁺にあり、アノード（端子30）は約20ボルト低い
電位にある。このため、（GDSC）はオフ状態に留まって
いる。（GDSC）のアノードは次にV⁺⁺に向つて電位が上
り始め、（GDSC）はオンになる。（GDSC）のアノード、
カソード及びゲート電位は、オンにされ導通している
（GDSL1）又は（GDSL2）に電流が流れるにつれ降下を始
める。（GDSC）が導通状態であるため、（GDSC）のゲー
ト（端子28）は（GDSC）のアノード（端子30）より、約
0.7ボルト低く保たれる。（GDSC）のアノードの電位
が、V⁺の電位よりダイオード約１個分低い電位まで降下
するとともに、（D1）は導通状態になり、（GDSC）を通
り端子34及び（GDSL1）又は（GDSL2）のゲート中へ、本
質的な電流が供給される。

V⁺（端子32）の電位と（GDSL1）又は（GDSL2）のゲート
に供給される電流の双方は、（GDSL1）又は（GDSL2）を
通る電流を遮断する（即ち、（GDSL1）又は（GDSL2）を
オフにする）のに十分な値にあらかじめ選択される。
（GDSL1）又は（GDSL2）がオフになるとともに、そのゲ
ートに流れる電流は、著しく減少する。これにより、端
子30はほぼV⁺⁺の電位まで上昇し、従つて（D1）が逆バ
イアスされる。これはV⁺からのすべての電流をしや断す
る。

（GDSL1）又は（GDSL2）を通る電流が十分低いならば、
（Q3）を通り（GDSC）に入る比較的適度の電流は、（GD
SL1）又は（GDSL2）を通る電流をしや断するのに十分
で、端子30の電位は、（D1）を順方向バイアスするほど
は降下しない。

トランジスタ（Q2）及び（Q3）を組合せると、（GDSC）
が制御され、（GDSL1）及び（GDSL2）の状態が、V⁺及び
（D1）及び（Q1）と（Q4）の組合せとは比較的独立に、
少くとも部分的に制御される。これは米国特許第4,250,
409号の対応するトランジスタと等価である。

（R3）及び（R4）は（GDSL1）又は（GDSL2）を通つて流
れうる電流を制限し、（GDSL1）又は（GDSL2）がオンで
導通状態にある時、端子（X0）及び（Y0）間の電位差
が、典型的な場合約2.2ボルトになるように働く。

スイツチング・システム10が製作され、試験され、十分
機能することがわかつた。制御回路12及び（GDSL1），
（GDSL2）は、誘電体分離を用い、すべて単一の半導体
基板上に製作された。製作された回路はまた、（Q1）及
び（Q4）と同様の２個のトランジスタが追加されるとと
もに、負荷ゲートダイオード・スイツチの第２の対を含
んだ。この製作された（GDSC）のカソードは、本発明と
共通の譲渡人を有する米国特許第4,250,409号の第４図
に示される対応するダイオードと同様の一対の追加され
たダイオード（図示されていない）のアノードと結合さ
れた。

製作された回路において、V⁺⁺＝＋315ボルト、V⁺＝＋27
5ボルト、V1＝±200ボルト、V2＝±200ボルト、R1＝18k
Ω、R2＝10kΩ、Vin“1"＝＋317.5ボルト、Vin“0"＝＋
312.8ボルトで、GDSC,GDSL1及びGDSL2はすべて、“500V
モノリシツク二方向性２×２交差点アレイ”と題する論
文、1980アイ・イーイーイー・インターナシヨナル・ソ
リツド−ステート・サーキツト・コンフアレンス−ダイ
ジエスト・オブ・テクニカル・ペーパーズ（Internatio
nal Solid State Circuits Conference Digest of Tech
nical Papers）170及び171頁に述べられている基本構造
を有する。

ここで述べた実施例は、本発明の一般的な原理を説明す
るためのものである。本発明の精神と矛盾なく、各種の
修正が可能である。たとえば、バイポーラトランジスタ
（Q1,Q2,Q3）及び（Q4）は電界効果トランジスタあるい
は比較的高い電圧と適度の電流を扱える他の形のスイツ
チングデバイスでよい。

更に、（D1）の代りにトランジスタ又は他のスイツチン
グデバイスを置きかえることができる。更になお、米国
特許第4,250,409号の第４図に示されているような電気
的又は光学的に駆動されるスイツチを、（D1）及び電源
V⁺間に挿入することができる。更に、（GDSC）及び（GD
SL1）又は（GDSL2）、（R2），（Q1）及び（Q4）の漏れ
はほぼ除去でき、回路14はなお機能できる。更に、端子
34及び端子（X0）又は（Y0）間、又は負電源に電流リミ
ツタ又は同様の手段を結合することができ、（R2），
（Q1）及び（Q4）はとり除ける。更になお、（GDSC）又
は（GDSL1）又は（GDSL2）は、ゲートダイオード・スイ
ツチ以外のスイツチングデバイスで置きかえることがで
きる。そのようなスイツチは、出力端子間の導通を妨げ
る（しや断する）ために、制御端子に印加される高制御
電圧及び制御端子への電流を、同様に必要とすることを
特徴とする。

【図面の簡単な説明】

図面は本発明の一実施例を表す図である。〔主要部分の符号の説明〕出力端子……X0,Y0 第１のスイツチングデバイスの制御端子……34 第１のダイオードスイツチングデバイス……GDSL1 第２のダイオードスイツチングデバイス……GDSC 第３のスイツチングデバイス……Q2 第４のスイツチングデバイス……Q3 第３のスイツチングデバイスの制御端子……20 第１の制御回路入力端子……18 第４のスイツチングデバイスの第２の出力端子……30 第４のスイツチングデバイスの制御端子……26 第２の制御回路端子……V⁺⁺ 第３のスイツチングデバイスの第２の出力端子……28 分枝回路……16 第５のスイツチングデバイス……Q1 第６のスイツチングデバイス……Q4 第６のスイツチングデバイスの制御端子……24 第２のスイツチングデバイスの第２の出力端子……34 第１の抵抗手段……R1 第２の抵抗手段……R2 第１の制御回路の入力端子……Vin 第１抵抗手段の第２の端子……20 第２の抵抗手段の第１の端子……22 第２の抵抗手段の第２の端子……26

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジエ−ムス・エルウツド・コ−ルアメリカ合衆国08902ニユ−ジヤ−シイ・ノ−ス・ブランズウイツク・バ−チウツド・コ−ト408 (72)発明者ウイリアム・フレデリツク・マツクフア− ソンアメリカ合衆国60187イリノイズ・ホイ− トン・ワレス・ロ−ド27ダブリユ184 (72)発明者テレンス・ジエ−ムス・リレイアメリカ合衆国19610ペンシルヴアニア・ワイオミスイング・モンロ−・アヴエニユ −1304 (56)参考文献特開昭55−162631（ＪＰ，Ａ) 特表昭56−501863（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】第１、第２および第３の領域を含む半導体
基体からなる第１の構造を有する第１の半導体スイッチ
ングデバイス（例えば、GDSL1）とともに使用するため
の制御回路であって、該第１および第３の領域は該第１
のスイッチングデバイスの第１および第２の出力端子
（例えば、X0、Y0）にそれぞれ結合され、該第２の領域
は該第１のスイッチングデバイスの制御端子（例えば、
34）に結合され、該制御回路は該第１の半導体スイッチ
ングデバイス（例えは、GDSL1）と同様の構造を有する
第２の半導体スイッチングデバイス（例えは、GDSC）を
含み、該第２のスイッチングデバイス（例えは、GDSC）
の第２の出力端子は該第１のスイッチングデバイス（例
えは、GDSL1）の制御端子（例えば、34）に結合され、
該第１のスイッチングデバイスおよび該第２のスイッチ
ングデバイスは、各々それぞれの制御端子に電圧が印加
されないときに“オン”になりそれぞれの制御端子に電
圧が印加されるときに“オフ”になるようなダイオード
型スイッチであるような制御回路において、その各々が第１および第２の出力端子および制御端子を
有する第３（例えば、Q2）および第４（例えば、Q3）の
スイッチングデバイスを含み、該制御回路は、該第２のスイッチングデバイスに予め選
択されたレベルまで電流を供給することができ、該第３
のスイッチングデバイス（例えば、Q2）の制御端子（例
えば、20）と該第４のスイッチングデバイス（例えば、
Q3）の第１の出力端子は第１の制御回路入力端子（例え
ば、18）に結合され、該第４のスイッチングデバイス
（例えば、Q3）の第２の出力端子（例えば、30）は該第
２のスイッチングデバイス（例えば、GDSC）の第１の出
力端子に結合され、該第４（例えば、Q3）のスイッチン
グデバイスの制御端子（例えば、26）と該第３のスイッ
チングデバイス（例えば、Q2）の第１の出力端子は一緒
に結合されるとともに定電圧源に接続されている端子
（例えば、V⁺⁺）に電気伝導的に結合され、そして該第
３のスイッチングデバイス（例えば、Q2）の第２の出力
端子（例えば、28）は該第２のスイッチングデバイス
（例えば、GDSC）の制御端子に結合されており、そして該第２のスイッチングデバイス（例えば、GDSC）の第１
の出力端子に結合され、該第２のスイッチングデバイス
への電流値が予め選択された値に達する場合に予め選択
された値よりも実質的に大きな値の電流を該第２のスイ
ッチングデバイスに供給し得る分枝回路（例えば、16）
をさらに含むものである制御回路。
【請求項２】特許請求の範囲第１項に記載の制御回路に
おいて、該分枝回路（例えば、16）が、該定電圧源の電位よりも
高いかもしくは低い電位を有する端子（例えば、V⁺）に
接続される１つの端子と該第２のスイッチングデバイス
（例えば、GDSC）の第１の出力端子に接続される別の端
子とを有する単方向性ダイオード（例えば、D1）から本
質的に成ることをさらに特徴とする制御回路。
【請求項３】特許請求の範囲第１項に記載の制御回路に
おいて、各々が第１および第２の出力端子と制御端子を有し各々
が比較的高い電圧動作が可能な第５（例えば、Q1）およ
び第６（例えば、Q4）のスイッチングデバイスが含ま
れ、該第５のスイッチングデバイス（例えば、Q1）の制御端
子（例えば、20）は該第３のスイッチングデバイス（例
えば、Q2）の制御端子に結合され、該第５のスイッチン
グデバイス（例えば、Q1）の第２の出力端子は、該第６
のスイッチングデバイス（例えば、Q4）の制御端子（例
えば、24）に結合され、該第５のスイッチングデバイス
（例えば、Q1）の第１の出力端子は、該第４のスイッチ
ングデバイス（例えば、Q3）の制御端子（例えば、26）
に結合され、そして該第６のスイッチングデバイス（例えば、Q4）の第１の
出力端子は、該第１のスイッチングデバイス（例えば、
GDSL1）の出力端子の１つ（例えば、X0）に結合され、
および該第６のスイッチングデバイスの第２の出力端子
は該第２のスイッチングデバイス（例えば、GDSC）の第
２の出力端子（例えば、34）に結合される、ことをさら
に特徴とする制御回路。
【請求項４】特許請求の範囲第３項に記載の制御回路に
おいて、該分枝回路（例えば、16）が該定電圧源の電位よりも高
いかもしくは低い電位を有する端子（例えば、V⁺）に接
続される１つの端子と該第２のスイッチングデバイス
（例えば、GDSC）の第１の出力端子に接続される別の端
子とを有する単方向性ダイオード（例えば、D1）から本
質的に成ることをさらに特徴とする制御回路。
【請求項５】特許請求の範囲第２項に記載の制御回路に
おいて、各々が第１および第２の端子を有する第１（例えば、R
1）および第２（例えば、R2）の抵抗手段が含まれ、該
第１の抵抗手段（例えば、R1）の該第１の端子は該第１
の制御回路入力端子（例えば、V_IN）に結合され、該第
１の抵抗手段の該第２の端子（例えば、20）は該第３
（例えば、Q2）および第５（例えば、Q1）のスイッチン
グデバイスの制御端子に、および該第４（例えば、Q3）
のスイッチングデバイスの第１の出力端子に結合され、
該第２の抵抗手段（例えば、R2）の該第１の端子（例え
ば、22）は、該第５のスイッチングデバイス（例えば、
Q1）の第１の出力端子に結合され、そして該第２の抵抗
手段の該第２の端子（例えば、26）は該第１の出力端子
に結合される、ことをさらに特徴とする制御回路。