JPH0744452B2 - クロツク再生回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はPCM回線の評価をするためのエラー測定器、
またはジッタ測定器に関する。とくに、これらの測定器
において使用されるクロックを、測定器に入力されるRZ
形式（リターン・トウ・ゼロ形式）の入力データから抽
出するクロック再生回路（クロック再生器）に関する。

〔従来の技術〕

この種の測定器は、PCM回線装置を測定評価する目的を
もつため、PCM回線装置よりも大きなジッタ許容値を有
しなければならず、また、RZデータ形式の入力信号にお
ける零連続数もより大きく許容できなければならない。
これらの目的を実現するため注入同期形のクロックパル
ス発振器がすでに考えられている（実公昭59−3628）。
この発振器のＱを高く設計すると、入力信号のジッタ成
分が忠実に応答せず、高域成分の失なわれた信号を発生
する。逆に発振器のＱを小さく設計すると温度の変化に
よって発振周波数が変化して、発振器自身が持つジッタ
成分（以下、残留ジッタと称す）が増加する。そのた
め、ジッタ成分の少ない入力信号を印加した場合でも大
きな残留ジッタとなる欠点があった。

また、他の従来技術（昭和44年電気４学会連合大会2083
「デジタルICを使った発振器の実験」）では第８図のご
とく共振器をNORゲート又はANDゲート２個の入出力間に
挿入して発振させ、クロック再生を行っていた。この発
振器におけるダンピング抵抗を小さくすると、発振器の
ローデット（負荷）Ｑが下がるため、温度に対して、共
振器の共振周波数が変化しやすくなる。この場合のRZデ
ータ形式の入力信号における許容される零連続数が少な
くなる。また、ジッタ成分の少ないRZ入力信号を印加し
た場合、入力信号のジッタより大きな残留ジッタを含む
信号を出力することとなり、ジッタ測定の忠実性が失わ
れる。一方、この発振器におけるダンピング抵抗を大き
くすると負荷Ｑは高くなり、このため入力信号に含まれ
ているジッタの高域成分が失われ、忠実に応答しない欠
点があった。

〔発明が解決しようとする課題〕

マイクロ波周波数にまで及ぶ高い周波数の同期が可能な
注入同期形のパルス発振回路の従来技術の流れをみる
と、およそ次の二つの特徴が指摘できる。第一は、特開
昭59−224928号公報に開示のパルス発生回路及び実公昭
48−41892号公報に開示の位相変異変調信号の搬送波再
生回路が備えているように、注入同期形発振器の出力周
波数をAFC回路によって制御するという点であり、第二
は、特公昭54−38462号公報に開示の注入同期発振装置
が備えているように、注入同期が可能な周波数幅を得る
ために発振器の負荷Ｑを下げるという点である。

本願の発明もこの技術思想を吸むものであるが、PCM回
線の品質を評価するためのエラー測定とか、ジッタ測定
を目的とする測定器にあっては、被測定PCM回線装置で
送受されるPCM信号からクロック再生する際に、被測定P
CM回線装置よりも大きなジッタを許容できるクロックパ
ルス再生回路を必要とする。RZ形式の入力信号からクロ
ックパルスを再生して、回線の品質をエラー測定し、評
価する。そのためにRZ形式の入力信号における零連続数
の許容値を大きくとれるものとしたい。これが本願の発
明の第一の課題である。

第二の課題は、入力信号がもつ高速の変動にも応答でき
るものとしたい。すなわち、入力信号のもつジッタ成分
に忠実に応答するものとしたい。そのためには、ジッタ
に追随して速かに同期する、言い換えれば、１パルスで
の同期が可能なクロック再生回路を実現することであ
る。

第三の課題は、第二の課題を解決するために、従来技術
における発振器の負荷Ｑを下げて、ジッタの高域成分を
失なわないようにすることと、そのＱを下げることによ
り温度変動増大との相反する不利益の調和という問題点
を解決することである。

なお、以下の説明ではRZ形式の入力信号について述べ、
後段で、RZ入力データをクロック抽出器のクロックを用
いてNRZデータに変換する技術についても述べ、この発
明のRZ入力信号のクロック再生器からNRZデータが作れ
ることを示す。

〔課題を解決するための手段〕

この発明のクロック再生回路では上記の三つの主要課題
を解決するために、第一に、RZ入力信号を入口で開閉す
るゲートに加え、ゲートの開（信号通過状態）と閉（信
号阻止状態）との制御を行うこととした。制御回路によ
り、発振器の出力を（ｉ）所望の周波数に調整する状態
であり、入力信号に対して、自由走行（フリーランニン
グ状態）とするか、（ii）入力信号に同期させるかによ
って、ゲートは（ｉ）閉状態又は（ii）開状態に制御さ
れる。

第二に、制御回路には切換手段（スイッチ）とメモリと
を置き、メモリには抽出器が出力したクロックパルス列
信号（前記Lo Co直列共振回路を含み、AFC動作つきの発
振器の出力）と基準信号との比較値（信号処理した結果
値）を記憶させるようにしており、とくに、 （ｉ）始動時あるいはリセット時、すなわち起動信号を
加えたときは、ゲート回路を閉じて、RZ入力信号に同期
しない状態とし、発振器を自由走行させて、基準信号と
の比較値を発振器の周波数可変手段に対して帰還させ、
所定の周波数に調整するとともに、調整後の比較値をメ
モリに記憶させる。

（ii）前記メモリに記憶した比較値を発振器の周波数可
変手段に加えるとともに、前記ゲート回路を開いて入力
信号に同期させてクロック再生を行う。このとき、Lo C
o直列共振回路は、前記ジッタの高域成分を許容するた
め、それほど大きなＱ値をもたないものとしている。

〔作用〕

この発明は、RZデータ信号を受けて、そのクロックを抽
出し、再生する回路であるが、一つのパルス入力に対し
ても、同期した連続パルス信号を再生できるようにする
ために、入口にゲート回路を備え、とくに、起動時のゲ
ート（開）閉制御に特徴をもたせた。以下、図面を用い
て本発明の作用を説明する。

第１図は本発明の一実施例によるクロック再生回路のブ
ロック図である。図において、起動信号ロが制御回路に
導入された場合、制御回路は制御信号ハを「０」のレベ
ルに設定する。制御信号が「０」になると、RZ入力デー
タが入力されていてもゲートQ1はとじられ、Ａ点のレベ
ルは「０」となる。このためORゲートQ2はLo、Co、Ro、
C1、Q3の遅延時間およびその利得によって決定される周
波数で発振する。このとき発振周波数は入力ビットレイ
トfoにロックされておらず、フリーランしている。この
信号はカウンタ回路に導入され、計数され、その値は制
御回路に導入される。制御回路はカウンタの出力値と入
力ビットレイト（入力周波数fo）と比較し、その差に相
当する値を補正し、ディジタル−アナログ変換器（D/A
変換器）に出力する。ここでアナログに変換された電圧
は可変容量ダイオードQ3に印加されORゲートQ2の発振周
波数を入力ビットレイトに近づける。以上のループで自
動周波数制御（AFC）ループを形成している。このルー
プは数回くり返し補正が行われ、例えば入力ビットレイ
トの±0.1％の範囲におさまった場合、制御回路３の制
御信号により止められる。すなわち、制御信号を「１」
に変更する。このときゲートQ1は開放され、RZ入力デー
タが出力される（信号Ａ）Ａ点に導入される。

制御回路３は第１図において起動信号ロ（「０」レベ
ル）が制御回路に導入された場合、判定出力信号が真偽
すなわち「１」又は「０」にかかわらず、フィードバッ
クループが一巡するまで「０」レベルに固定される。FI
信号（ニ）は前回記録されているメモリの値を出力す
る。この信号は前記D/A変換器４を通り、クロック抽出
器１の発振周波数を制御し、その発振周波数値はクロッ
クカウンタ２より、制御回路３に導入される。前記発振
周波数（クロックカウンタ２の出力値）と基準クロック
値foとの差をとりfDを出力し、たとえば、その値がfDが
foの0.1％以内であるかどうかを判定回路3cが判定し、
偽であるならば（kfD＋Ｘ）の演算を演算回路3bが行
う。ここでｋはD/A変換器４とクロック抽出器１の周波
数変化係数、Ｘはその固定定数である。演算回路3bの出
力信号は演算が終了次第メモリに書き込まれるととも
に、FI信号として出力される。クロックカウンタ２の出
力値と基準クロック値foとの差が減算回路3aにより計算
され、その値fDがfoの0.1％以内である（判定出力が
真）ならば、前記演算は行わず、メモリに記憶された値
を出力するようにスイッチ3eを切換える。すなわち、ス
イッチ3eが、AND回路3f、3g及びインバータ５で構成さ
れる回路で制御される。また制御信号ハは「１」レベル
に変更される。

〔実施例〕

第１図〜第７図を用いて実施例の詳細を説明する。

第１図の構成をそのままにして、ブロックのとり方を変
えた図が第２図である。従って、第２図の動作も第１図
の動作と同じである。

なお、第２図において点線は制御信号、実線は信号の流
れをしめす。

第１図の構成によれば、この発明は、 RZデジタルデータ信号を制御信号によって通過または阻
止するゲート回路11と、該ゲート回路を通過したRZデジ
タルデータ信号を受けてクロックパルス列信号を発振す
る発振回路と該発振回路の発振周波数を変える周波数可
変手段Q3とを含むクロック抽出器１と、該クロック抽出
器からのクロックパルス列信号と基準信号とを受けて両
信号を比較してその差の信号を出力する比較器13と、切
換手段12と前記比較器の出力を記憶するメモリ3dとを有
する制御回路３とから成る。

さらに、前記制御回路３の基本的な動作を要約して言い
換えれば、 イ）前記切換手段を介して前記周波数可変手段に前記メ
モリに記憶されている信号を送るとともに、前記ゲート
回路を開く制御信号を送るようにされており、 ロ）起動信号を受けたとき、前記メモリに前記比較器の
最近の値を記憶せしめ、かつ、前記周波数可変手段に前
記比較器の出力を帰還させるとともに前記ゲート回路を
閉じる制御信号を送るようにされている。

第３図〜第５図は第１図のブロック図において、RZ入力
データとクロック抽出器の発振器のタイミングがそれぞ
れ異なった時間で動作している状態を示す波形図であ
る。なおここで説明を簡略する都合上、ゲートQ1および
Q2の遅延時間は零とし、最初にRZ入力データのビットレ
イトとクロック抽出器の発振器の周波数が一致した場合
について考察する。

先ず第３図は、クロック抽出器の発振器の位相ＢとRZ入
力データの位相Ａが一致した（同位相）場合である。こ
の場合には発振器の位相ＢはRZ入力データＡにより全く
影響されない。

第４図は、クロック再生器の発振器の位相ＢがRZ入力デ
ータの位相Ａより△ｔだけ遅れた場合であっても、該パ
ルスＡの立下がりに出力パルスＣの立上がりが一致して
いる。

第５図はクロック再生器の発振器の位相ＢがRZ入力デー
タの位相Ａより△ｔだけ進んだ場合であっても、該パル
スＡの立下がりに出力パルスＣの立上がりが一致してい
る。

以上の如くすべての場合において発振器は１個の入力パ
ルスによって再同期される。従ってRZ入力データにジッ
タが含まれた場合、該ジッタに追随して、発振器はその
都度同期される。

次にRZ入力データのビットレイトとクロック抽出器の発
振器の周波数が異なった場合においてRZ入力データをク
ロック抽出器のクロックを用いてNRZ（ノン・リターン
・ゼロ）データに変換するRZ−NRZコンバータについて
考察する。第６図は９個の零連続を含んだRZ入力データ
をＤ形フリップフロップのＤ入力に導入し、このビット
レイトの（10/9.5）倍のクロックと（10/10.5）倍のク
ロックを該フリップフロップのＣ入力に導入した場合に
おけるNRZデータ出力のタイミング波形である。この場
合、説明を簡略化する都合上、Ｄ形フリップフロップの
セットアップ（set−up）時間とホールド（Hold）時間
を零（理想状態）にしている。いずれのクロック周波数
の場合も、忠実にRZデータがNRZに変換されている。RZ
データより発振周波数が高い場合において、忠実にNRZ
データを得る極限値は次式で求まる。

ただし fo:基準クロック（入力ビットレイトと同じ） f1:発振周波数 N:RZ入力データの連続零数 次にRZデータより発振周波数が低い場合において忠実に
NRZデータを得る極限値は次式で求まる。

（１）式および（２）式よりRZデータを発振周波数が異
なった場合においての、忠実にNRZデータを得る極限値
は（３）式となる。

RZデータの入力ビットレイトfoと発振周波数f1との差の
該foとの比δで表すと次式となる。

（３）式と（４）式より（５）式を得る。

foとf1との差が小さい場合のf1/foは1.0と見なすことが
でき、（６）式を得る。

例えば120個零を含むRZデータを忠実にNRZに変換するた
めには、δ＝0.41％となる。

第７図は、RZ入力データビットとクロック抽出器の周波
数が異なった場合においてRZ入力ビットレイトより高い
周波数における、基準クロックと再生クロックの位相を
表した図である。

零連続のRZデータの場合、位相が零連続数が１個づつ増
加するたびに位相変化も増加する。一般にジッタはUI
（ユニット・インターバル）の単位を用い、１クロック
分の位相変化が1UIに相当する。零連続におけるジッタ
Ｊは（７）式で表される。

Ｊ＝Ｎ（１−fo/f1）UI ……（７）式 例えばＮ＝３、Ｊ≦0.005とした場合 （fo/f1）≧0.99833となり（f1/fo）≦1.00167 でf1がfoに比較して0.167％だけ変化した場合まで許容
されることになる。

〔発明の効果〕

この発明によれば、RZデジタルデータからクロックパル
スを抽出するクロック抽出器を備え、この入力にゲート
を設けて、ゲートを開閉制御することとし、とくに、起
動時にはゲートを閉じてAFC（自動周波数制御）状態で
自由走行させて、そのときの比較器出力をメモリに記憶
するようにし、次に切換手段をメモリ側に切り換え、同
時にゲートを開き、メモリに記憶されている信号でクロ
ック再生回路を動作させるようにした。すなわち、クロ
ック抽出器をフィードバック機構の中に含め、クロック
抽出器への帰還信号として比較器の出力を直接用いるか
それを記憶したものを用いるかを制御するようにしたか
ら、 （ｉ）AFCループを用いて、クロック抽出器の発振周波
数を入力ビットレイトに近づけることとしたから、RZデ
ータの零連続数を拡大することができ、さらに、回路の
残留ジッタも少なくすることができた。

（ii）共振回路のローデットＱを下げてもなおRZ入力デ
ータに含まれているジッタの高域成分を失わず、忠実度
の高いクロック信号を得ることができた。いいかえれ
ば、被測定PCM回線装置よりも大きなジッタを許容でき
るクロックパルス再生回路を実現できた。

（iii）RZデータ信号からクロックを再生し、NRZデータ
信号を得ることもできる回路を実現できた。

以上のごとく本発明による効果は非常に大きい。

【図面の簡単な説明】

第１図及び第２図は本願発明の実施例を示す図、第３図
ないし第７図は本願発明の動作を説明するためのタイミ
ングチャート図で、第３図は同位相の場合のタイミング
チャート図であり、第４図は△ｔだけ位相が遅れた場合
のタイミングチャート図であり、第５図は△ｔだけ位相
が進んだ場合のタイミングチャート図を示す、第６図及
び第７図（ａ）、（ｂ）はNRZデータのタイムチャート
を示す図、第８図は従来技術を示す図である。 図中の１はクロック抽出器、２はクロックカウンタ、３
は制御回路、４はディジタル−アナログ変換器、６は入
力端子、７は出力端子、８はRZデータをNRZデータに変
換するためのＤ形フリップフロップ、９はNRZデータ出
力端子、11はゲート回路、12は切換手段、13は比較器、
30は制御手段、Q1はゲート回路、Q2はORゲート、Q3は周
波数可変手段（可変容量ダイオード）、Ro、R2は抵抗
器、イはRZ入力データ、ロは起動信号、ハは制御信号、
ニはFI信号、Ｃ、C0、C1はコンデンサ、Ｌ、Loはコイル
を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力されたRZデジタルデータ信号を制御信
   号によって通過または阻止するゲート回路（11）と、該
   ゲート回路を通過したRZデジタルデータ信号を受けてク
   ロックパルス列信号を発振する発振回路及び該発振回路
   の発振周波数を変える周波数可変手段（Q3）を含むクロ
   ック抽出器（１）と、該クロック抽出器からのクロック
   パルス列信号を受けてその周波数と基準となる一定の周
   波数との差の周波数に応じた信号を出力する比較器（1
   3）、前記ゲート回路及び前記周波数可変手段への帰還
   信号の経路を形成する切換手段（12）、及び前記比較器
   の出力を記憶するメモリ（3d）とを有し、 イ）起動信号を受けて、前記ゲート回路を閉じる制御信
   号と、該切換手段に対して前記クロック抽出器に向けて
   該比較器からの帰還ループを形成するための制御信号と
   を発生し、 ロ）前記ゲート回路を開く制御信号と、該帰還ループの
   形成を解くとともに該メモリに記憶された信号を前記周
   波数可変手段に送るための制御信号とを発生する手段を
   備えた制御手段（30）とから成ることを特徴とするクロ
   ック再生回路。