JPH0744487A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH0744487A JPH0744487A JP18512993A JP18512993A JPH0744487A JP H0744487 A JPH0744487 A JP H0744487A JP 18512993 A JP18512993 A JP 18512993A JP 18512993 A JP18512993 A JP 18512993A JP H0744487 A JPH0744487 A JP H0744487A
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Abstract
(57)【要約】
【目的】 複数の互いに独立したプロセッサを用いて高
速処理を行うマルチプロセッサシステムに関し、簡単な
構成の付加回路によって、複数のプロセッサが効率よく
資源を共有するように調停できるマルチプロセッサシス
テムを提供することを目的とする。 【構成】 複数の互いに独立したプロセッサＣＰＵｉ
（ｉ＝１，２）と、複数のプロセッサＣＰＵｉが共有す
る共有資源４と、複数のプロセッサの内１つＣＰＵｉを
共有資源４に対してアクセス可能となるよう割当制御す
る調停手段３とを有して構成し、調停手段３は、少なく
とも１つのプロセッサＣＰＵｉに対して、該プロセッサ
ＣＰＵｉの共有資源４に対するアクセスを中断するよう
指示する中断信号９を出力することである。
速処理を行うマルチプロセッサシステムに関し、簡単な
構成の付加回路によって、複数のプロセッサが効率よく
資源を共有するように調停できるマルチプロセッサシス
テムを提供することを目的とする。 【構成】 複数の互いに独立したプロセッサＣＰＵｉ
（ｉ＝１，２）と、複数のプロセッサＣＰＵｉが共有す
る共有資源４と、複数のプロセッサの内１つＣＰＵｉを
共有資源４に対してアクセス可能となるよう割当制御す
る調停手段３とを有して構成し、調停手段３は、少なく
とも１つのプロセッサＣＰＵｉに対して、該プロセッサ
ＣＰＵｉの共有資源４に対するアクセスを中断するよう
指示する中断信号９を出力することである。
Description
【０００１】
【発明の技術分野】本発明は、複数の互いに独立したプ
ロセッサを用いて高速処理を行うマルチプロセッサシス
テムに関し、特に、簡単な構成の付加回路によって、複
数のプロセッサが効率よく資源を共有するように調停可
能としたマルチプロセッサシステムに関する。
ロセッサを用いて高速処理を行うマルチプロセッサシス
テムに関し、特に、簡単な構成の付加回路によって、複
数のプロセッサが効率よく資源を共有するように調停可
能としたマルチプロセッサシステムに関する。
【０００２】近年、中央処理装置（ＣＰＵ）等のプロセ
ッサの動作周波数は年々高速化されてきている。一方、
周辺装置のアクセス速度についても向上してはいるもの
の、中央処理装置の速度に追い付いて来ていないのが現
状である。
ッサの動作周波数は年々高速化されてきている。一方、
周辺装置のアクセス速度についても向上してはいるもの
の、中央処理装置の速度に追い付いて来ていないのが現
状である。
【０００３】このように、中央処理装置内部の処理速度
と外部周辺装置に対するアクセス速度との速度比は拡大
の傾向にあり、共有資源を備えるマルチプロセッサシス
テムにおいて、優先度の低いプロセッサの共有資源に対
するアクセスが終了するまで、優先度の高いプロセッサ
が待つ待ち時間が、システム全体のスループットにより
大きな影響を及ぼすことが予想され、システム全体のス
ループットを低下させない資源割当の制御方法が望まれ
ている。
と外部周辺装置に対するアクセス速度との速度比は拡大
の傾向にあり、共有資源を備えるマルチプロセッサシス
テムにおいて、優先度の低いプロセッサの共有資源に対
するアクセスが終了するまで、優先度の高いプロセッサ
が待つ待ち時間が、システム全体のスループットにより
大きな影響を及ぼすことが予想され、システム全体のス
ループットを低下させない資源割当の制御方法が望まれ
ている。
【０００４】
【従来の技術】従来のマルチプロセッサシステムの構成
図を図６に示す。
図を図６に示す。
【０００５】同図に示すマルチプロセッサシステムは、
互いに独立した２つのプロセッサＣＰＵ１及びＣＰＵ２
によって構成され、２つのプロセッサＣＰＵ１及びＣＰ
Ｕ２はメモリ４を共有している。また本従来例の構成で
は、メモリ４に対するアクセスの優先順位は、プロセッ
サＣＰＵ２の方が高いものとする。
互いに独立した２つのプロセッサＣＰＵ１及びＣＰＵ２
によって構成され、２つのプロセッサＣＰＵ１及びＣＰ
Ｕ２はメモリ４を共有している。また本従来例の構成で
は、メモリ４に対するアクセスの優先順位は、プロセッ
サＣＰＵ２の方が高いものとする。
【０００６】また、調停回路３は、プロセッサＣＰＵ１
及びＣＰＵ２が共有資源（メモリ４）を同時にアクセス
しようとした場合、プロセッサＣＰＵ２のアクセス要求
を選択し、プロセッサＣＰＵ１を待機させるように制御
する。プロセッサＣＰＵ１に関して、アドレスバス５が
調停回路３、１方向バスドライバ１０、及び共有アドレ
スバス１４を介してメモリ４に、データバス６が双方向
バスドライバ１１及び共有データバス１５を介してメモ
リ４に、それぞれ接続されている。
及びＣＰＵ２が共有資源（メモリ４）を同時にアクセス
しようとした場合、プロセッサＣＰＵ２のアクセス要求
を選択し、プロセッサＣＰＵ１を待機させるように制御
する。プロセッサＣＰＵ１に関して、アドレスバス５が
調停回路３、１方向バスドライバ１０、及び共有アドレ
スバス１４を介してメモリ４に、データバス６が双方向
バスドライバ１１及び共有データバス１５を介してメモ
リ４に、それぞれ接続されている。
【０００７】同様にして、プロセッサＣＰＵ２に関し
て、アドレスバス７が調停回路３、１方向バスドライバ
１２、及び共有アドレスバス１４を介してメモリ４に接
続され、データバス８が双方向バスドライバ１３及び共
有データバス１５を介してメモリ４に接続されている。
て、アドレスバス７が調停回路３、１方向バスドライバ
１２、及び共有アドレスバス１４を介してメモリ４に接
続され、データバス８が双方向バスドライバ１３及び共
有データバス１５を介してメモリ４に接続されている。
【０００８】プロセッサＣＰＵ１が共有資源であるメモ
リ４をアクセス中に、優先度の高いプロセッサＣＰＵ２
のメモリ４に対するアクセス要求があった場合のタイミ
ングチャートを図７に示す。
リ４をアクセス中に、優先度の高いプロセッサＣＰＵ２
のメモリ４に対するアクセス要求があった場合のタイミ
ングチャートを図７に示す。
【０００９】本従来例では、プロセッサＣＰＵ１がメモ
リ４に対するアクセス権を受けて、バスサイクルをＴ１
のタイミングから実行中である時に、それよりも優先度
の高いプロセッサＣＰＵ２が、Ｔ２のタイミングからメ
モリ４をアクセスしようとしても、優先度の低いプロセ
ッサＣＰＵ１が実行中のバスサイクルを終了するＴ３の
タイミングからでしか、次のアクセス要求を受け付けな
いようになっていた。
リ４に対するアクセス権を受けて、バスサイクルをＴ１
のタイミングから実行中である時に、それよりも優先度
の高いプロセッサＣＰＵ２が、Ｔ２のタイミングからメ
モリ４をアクセスしようとしても、優先度の低いプロセ
ッサＣＰＵ１が実行中のバスサイクルを終了するＴ３の
タイミングからでしか、次のアクセス要求を受け付けな
いようになっていた。
【００１０】また、バスサイクルを中断すると、中断さ
れたバスサイクル中のデータが失われるため、いずれバ
スサイクルを再開する際に、中断したバスサイクルを再
実行する必要があった。しかしながら、再実行のための
機能を付加すると調停回路３等のハードウエア量が大き
くなってしまうため、バスサイクル実行途中での中断は
行われていなかった。尚、パリティエラー等で正しいデ
ータが得られなかった場合に、同じバスサイクルを再実
行するリトライ動作を行うための入力を持つプロセッサ
は、従来技術でも開発されている。
れたバスサイクル中のデータが失われるため、いずれバ
スサイクルを再開する際に、中断したバスサイクルを再
実行する必要があった。しかしながら、再実行のための
機能を付加すると調停回路３等のハードウエア量が大き
くなってしまうため、バスサイクル実行途中での中断は
行われていなかった。尚、パリティエラー等で正しいデ
ータが得られなかった場合に、同じバスサイクルを再実
行するリトライ動作を行うための入力を持つプロセッサ
は、従来技術でも開発されている。
【００１１】
【発明が解決しようとする課題】以上のように、従来の
マルチプロセッサシステムでは、実行中のバスサイクル
を中断できないシステム構成のため、アクセス権を獲得
する際のオーバーヘッド時間が大きくなってしまい、シ
ステム全体としての処理効率が落ちるという問題があっ
た。
マルチプロセッサシステムでは、実行中のバスサイクル
を中断できないシステム構成のため、アクセス権を獲得
する際のオーバーヘッド時間が大きくなってしまい、シ
ステム全体としての処理効率が落ちるという問題があっ
た。
【００１２】本発明は、上記問題点を解決するもので、
簡単な構成の付加回路によって、複数のプロセッサが効
率よく資源を共有するように調停可能としたマルチプロ
セッサシステムを提供することを目的とする。
簡単な構成の付加回路によって、複数のプロセッサが効
率よく資源を共有するように調停可能としたマルチプロ
セッサシステムを提供することを目的とする。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に、本発明のマルチプロセッサシステムの第１の特徴
は、図１に示す如く、複数の互いに独立したプロセッサ
ＣＰＵｉ（ｉ＝１，２）と、前記複数のプロセッサＣＰ
Ｕｉが共有する共有資源４と、前記複数のプロセッサの
内１つＣＰＵｉを前記共有資源４に対してアクセス可能
となるよう割当制御する調停手段３とを具備し、前記調
停手段３は、前記少なくとも１つのプロセッサＣＰＵｉ
に対して、該プロセッサＣＰＵｉの前記共有資源４に対
するアクセスを中断するよう指示する中断信号９を出力
することである。
に、本発明のマルチプロセッサシステムの第１の特徴
は、図１に示す如く、複数の互いに独立したプロセッサ
ＣＰＵｉ（ｉ＝１，２）と、前記複数のプロセッサＣＰ
Ｕｉが共有する共有資源４と、前記複数のプロセッサの
内１つＣＰＵｉを前記共有資源４に対してアクセス可能
となるよう割当制御する調停手段３とを具備し、前記調
停手段３は、前記少なくとも１つのプロセッサＣＰＵｉ
に対して、該プロセッサＣＰＵｉの前記共有資源４に対
するアクセスを中断するよう指示する中断信号９を出力
することである。
【００１４】また、本発明の第２の特徴は、請求項１に
記載のマルチプロセッサシステムにおいて、前記調停手
段３は、前記割当制御を前記プロセッサＣＰＵｉの持つ
優先順位に従って行うことである。
記載のマルチプロセッサシステムにおいて、前記調停手
段３は、前記割当制御を前記プロセッサＣＰＵｉの持つ
優先順位に従って行うことである。
【００１５】また、本発明の第３の特徴は、請求項１ま
たは２に記載のマルチプロセッサシステムにおいて、前
記プロセッサＣＰＵｉは、前記中断信号９によって中断
された前記共有資源４に対するアクセスを、中断された
状態から再実行可能であることである。
たは２に記載のマルチプロセッサシステムにおいて、前
記プロセッサＣＰＵｉは、前記中断信号９によって中断
された前記共有資源４に対するアクセスを、中断された
状態から再実行可能であることである。
【００１６】更に、本発明の第４の特徴は、請求項１、
２、または３に記載のマルチプロセッサシステムにおい
て、前記プロセッサＣＰＵｉは、中央処理装置（ＣＰ
Ｕ）、またはバスマスタであることである。
２、または３に記載のマルチプロセッサシステムにおい
て、前記プロセッサＣＰＵｉは、中央処理装置（ＣＰ
Ｕ）、またはバスマスタであることである。
【００１７】
【作用】本発明の第１、第２、第３、及び第４の特徴の
マルチプロセッサシステムでは、図１に示す如く、複数
の互いに独立したプロセッサＣＰＵｉ（ｉ＝１，２）が
特定の資源４を共有するマルチプロセッサシステムの資
源割当制御において、優先度の低いプロセッサＣＰＵｉ
が実行中のバスサイクルよりも、優先度の高いプロセッ
サＣＰＵｊ（ｊ≠ｉ）からのバスアクセス要求があった
場合に、現在実行中の優先度の低いプロセッサＣＰＵｉ
のバスサイクルを中断し、優先度の高いプロセッサＣＰ
Ｕｊのバスサイクルを優先的に行う調停方式を採用して
いる。
マルチプロセッサシステムでは、図１に示す如く、複数
の互いに独立したプロセッサＣＰＵｉ（ｉ＝１，２）が
特定の資源４を共有するマルチプロセッサシステムの資
源割当制御において、優先度の低いプロセッサＣＰＵｉ
が実行中のバスサイクルよりも、優先度の高いプロセッ
サＣＰＵｊ（ｊ≠ｉ）からのバスアクセス要求があった
場合に、現在実行中の優先度の低いプロセッサＣＰＵｉ
のバスサイクルを中断し、優先度の高いプロセッサＣＰ
Ｕｊのバスサイクルを優先的に行う調停方式を採用して
いる。
【００１８】調停手段３が行う資源割当制御は、少なく
とも１つのプロセッサＣＰＵｉに対して、該プロセッサ
ＣＰＵｉの共有資源４に対するバスアクセスを中断する
よう指示する中断信号９を出力して、該プロセッサＣＰ
Ｕｉのバスサイクルを実行途中であっても強制的に中断
させる。
とも１つのプロセッサＣＰＵｉに対して、該プロセッサ
ＣＰＵｉの共有資源４に対するバスアクセスを中断する
よう指示する中断信号９を出力して、該プロセッサＣＰ
Ｕｉのバスサイクルを実行途中であっても強制的に中断
させる。
【００１９】以上のように、簡単な構成の付加回路によ
り、優先度の高いプロセッサのアクセス待ちのオーバー
ヘッド時間を減少でき、マルチプロセッサシステム全体
のスループットの低下を抑さえることができ、複数のプ
ロセッサが効率よく資源を共有するように調停可能なマ
ルチプロセッサシステムを実現できる。
り、優先度の高いプロセッサのアクセス待ちのオーバー
ヘッド時間を減少でき、マルチプロセッサシステム全体
のスループットの低下を抑さえることができ、複数のプ
ロセッサが効率よく資源を共有するように調停可能なマ
ルチプロセッサシステムを実現できる。
【００２０】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００２１】図１に本発明の第１の実施例に係るマルチ
プロセッサシステムのシステム構成図を示す。
プロセッサシステムのシステム構成図を示す。
【００２２】本実施例のマルチプロセッサシステムは、
互いに独立した２つのプロセッサＣＰＵ１及びＣＰＵ２
によって、メモリ４を共有している。プロセッサＣＰＵ
１には、バスサイクルを実行途中で強制的に中断する入
力端子として、パリティエラー等で繰り返し同じバスサ
イクルを実行し続けるための入力（以下、「中断入力と
いう」）端子を備えている。
互いに独立した２つのプロセッサＣＰＵ１及びＣＰＵ２
によって、メモリ４を共有している。プロセッサＣＰＵ
１には、バスサイクルを実行途中で強制的に中断する入
力端子として、パリティエラー等で繰り返し同じバスサ
イクルを実行し続けるための入力（以下、「中断入力と
いう」）端子を備えている。
【００２３】また本実施例では、メモリ４に対するアク
セスの優先順位は、プロセッサＣＰＵ１よりもプロセッ
サＣＰＵ２の方が高いものとする。プロセッサＣＰＵ１
に関しては、アドレスバス５が、調停回路３及び１方向
バスドライバ１０と共有アドレスバス１４を介してメモ
リ４に、データバス６が、双方向バスドライバ１１と共
有データバス１５を介してメモリ４にそれぞれ接続され
ている。
セスの優先順位は、プロセッサＣＰＵ１よりもプロセッ
サＣＰＵ２の方が高いものとする。プロセッサＣＰＵ１
に関しては、アドレスバス５が、調停回路３及び１方向
バスドライバ１０と共有アドレスバス１４を介してメモ
リ４に、データバス６が、双方向バスドライバ１１と共
有データバス１５を介してメモリ４にそれぞれ接続され
ている。
【００２４】同様にして、プロセッサＣＰＵ２に関して
は、アドレスバス７が調停回路３及び１方向バスドライ
バ１２と共有アドレスバス１４を介してメモリ４に接続
され、データバス８が双方向バスドライバ１３と共有デ
ータバス１５を介してメモリ４に接続されている。更
に、プロセッサＣＰＵ１の中断入力には、調停回路３か
らの中断信号９が接続されている。
は、アドレスバス７が調停回路３及び１方向バスドライ
バ１２と共有アドレスバス１４を介してメモリ４に接続
され、データバス８が双方向バスドライバ１３と共有デ
ータバス１５を介してメモリ４に接続されている。更
に、プロセッサＣＰＵ１の中断入力には、調停回路３か
らの中断信号９が接続されている。
【００２５】本実施例の調停回路３の回路例を図２に示
す。プロセッサＣＰＵ１及びＣＰＵ２のアドレス信号
は、それぞれデコーダ１０５及び１０７によりデコード
される。デコーダ１０５及び１０７はいわゆるアドレス
デコーダであり、プロセッサＣＰＵ１及びＣＰＵ２がそ
れぞれ共有資源としているメモリ４をアクセスしようと
した場合、デコーダ１０５及び１０７からの出力信号１
０１及び１７がイネーブルになる。
す。プロセッサＣＰＵ１及びＣＰＵ２のアドレス信号
は、それぞれデコーダ１０５及び１０７によりデコード
される。デコーダ１０５及び１０７はいわゆるアドレス
デコーダであり、プロセッサＣＰＵ１及びＣＰＵ２がそ
れぞれ共有資源としているメモリ４をアクセスしようと
した場合、デコーダ１０５及び１０７からの出力信号１
０１及び１７がイネーブルになる。
【００２６】論理ゲート１０９は、プロセッサＣＰＵ１
がメモリ４に対してアクセスしており、プロセッサＣＰ
Ｕ２がメモリ４に対してアクセスをしていない時に信号
線１６をイネーブルにする。論理ゲート１０３は、プロ
セッサＣＰＵ１及びＣＰＵ２が同時にメモリ４に対して
アクセスをしている間、中断信号９をイネーブルにする
中断信号出力回路である。
がメモリ４に対してアクセスしており、プロセッサＣＰ
Ｕ２がメモリ４に対してアクセスをしていない時に信号
線１６をイネーブルにする。論理ゲート１０３は、プロ
セッサＣＰＵ１及びＣＰＵ２が同時にメモリ４に対して
アクセスをしている間、中断信号９をイネーブルにする
中断信号出力回路である。
【００２７】プロセッサＣＰＵ１がメモリ４にアクセス
中に、プロセッサＣＰＵ２のメモリ４へのアクセスが始
まった場合について、図３に示すタイミングチャートを
参照して説明する。
中に、プロセッサＣＰＵ２のメモリ４へのアクセスが始
まった場合について、図３に示すタイミングチャートを
参照して説明する。
【００２８】先ず、プロセッサＣＰＵ１のみが共有資源
であるメモリ４に対して、Ｔ１のタイミングからアドレ
スバスにアドレスＡを出力しバスサイクルの実行を開始
する。この時、１方向バスドライバ１０がアクティブに
なり共有アドレスバス１４にアドレスＡが出力される。
次にこのバスサイクル中のＴ２のタイミングで、プロセ
ッサＣＰＵ２がメモリ４をアクセスするためアドレスバ
ス７にアドレスＢを出力する。これを受けて調停回路３
は、中断信号９を出力することによってプロセッサＣＰ
Ｕ１が実行中のバスサイクルを中断する。
であるメモリ４に対して、Ｔ１のタイミングからアドレ
スバスにアドレスＡを出力しバスサイクルの実行を開始
する。この時、１方向バスドライバ１０がアクティブに
なり共有アドレスバス１４にアドレスＡが出力される。
次にこのバスサイクル中のＴ２のタイミングで、プロセ
ッサＣＰＵ２がメモリ４をアクセスするためアドレスバ
ス７にアドレスＢを出力する。これを受けて調停回路３
は、中断信号９を出力することによってプロセッサＣＰ
Ｕ１が実行中のバスサイクルを中断する。
【００２９】従って、１方向バスドライバ１０がインア
クティブになり、１方向バスドライバ１２がアクティブ
になって、アドレスＢが共有アドレスバス１４に出力さ
れる。つまりプロセッサＣＰＵ２はメモリ４に対するア
クセス権を得て、Ｔ２のタイミングからアクセスを始め
ることになる。
クティブになり、１方向バスドライバ１２がアクティブ
になって、アドレスＢが共有アドレスバス１４に出力さ
れる。つまりプロセッサＣＰＵ２はメモリ４に対するア
クセス権を得て、Ｔ２のタイミングからアクセスを始め
ることになる。
【００３０】プロセッサＣＰＵ２がメモリ４をアクセス
中は、調停装置３からプロセッサＣＰＵ１に中断信号９
が出力され続ける。本実施例では、プロセッサＣＰＵ２
はＴ２’のタイミングからデータ転送を行っている。プ
ロセッサＣＰＵ２がメモリ４のアクセスをＴ３のタイミ
ングで終了すると、調停回路３は中断信号９をディセー
ブルにする。
中は、調停装置３からプロセッサＣＰＵ１に中断信号９
が出力され続ける。本実施例では、プロセッサＣＰＵ２
はＴ２’のタイミングからデータ転送を行っている。プ
ロセッサＣＰＵ２がメモリ４のアクセスをＴ３のタイミ
ングで終了すると、調停回路３は中断信号９をディセー
ブルにする。
【００３１】プロセッサＣＰＵ１は、中断信号９がディ
セーブルになると、中断されていたバスサイクルをＴ３
のタイミングよりもう一度最初から実行し直す。図３の
例では、プロセッサＣＰＵ１はＴ３’のタイミングから
データ転送を行っている。また、本実施例では、プロセ
ッサＣＰＵ１はバスサイクルを中断している間、停止し
た待ち状態に入るが、そのバスサイクルを中断している
間に、例えば、ローカルメモリ（図示せず）への命令フ
ェッチ等を行いながら待つようにしても良い。尚、ここ
でいうプロセッサＣＰＵ１及びＣＰＵ２は、キャッシュ
メモリ等を内蔵する広義のプロセッサを指す。
セーブルになると、中断されていたバスサイクルをＴ３
のタイミングよりもう一度最初から実行し直す。図３の
例では、プロセッサＣＰＵ１はＴ３’のタイミングから
データ転送を行っている。また、本実施例では、プロセ
ッサＣＰＵ１はバスサイクルを中断している間、停止し
た待ち状態に入るが、そのバスサイクルを中断している
間に、例えば、ローカルメモリ（図示せず）への命令フ
ェッチ等を行いながら待つようにしても良い。尚、ここ
でいうプロセッサＣＰＵ１及びＣＰＵ２は、キャッシュ
メモリ等を内蔵する広義のプロセッサを指す。
【００３２】次に、第２の実施例として、ｎ個のプロセ
ッサＣＰＵ１〜ＣＰＵｎを用いて構成した場合のマルチ
プロセッサシステムのシステム構成図を図４に示す。ま
た、第２の実施例の調停回路の回路図を図５に示す。
ッサＣＰＵ１〜ＣＰＵｎを用いて構成した場合のマルチ
プロセッサシステムのシステム構成図を図４に示す。ま
た、第２の実施例の調停回路の回路図を図５に示す。
【００３３】図４において、本実施例のマルチプロセッ
サシステムは、複数の互いに独立したプロセッサＣＰＵ
ｉ（ｉ＝１〜ｎ）と、複数のプロセッサＣＰＵｉが共有
するメモリ４と、プロセッサＣＰＵｉのアドレスバス５
−ｉ及び共有アドレスバス１４間のアドレスの方向制御
を行う１方向バスドライバ１０−ｉと、プロセッサＣＰ
Ｕｉのデータバス６−ｉ及び共有データバス１５間のデ
ータの方向制御を行う双方向バスドライバ１１−ｉと、
複数のプロセッサの内１つＣＰＵｉをメモリ４に対して
アクセス可能となるよう、プロセッサＣＰＵｊ（ｊ＝１
〜ｎ−１）に中断信号９−ｊを、また１方向バスドライ
バ１０−ｉ及び双方向バスドライバ１１−ｉにイネーブ
ル／ディセーブル信号１６−ｉをそれぞれ発して割当制
御する調停回路３ｎとから構成されている。
サシステムは、複数の互いに独立したプロセッサＣＰＵ
ｉ（ｉ＝１〜ｎ）と、複数のプロセッサＣＰＵｉが共有
するメモリ４と、プロセッサＣＰＵｉのアドレスバス５
−ｉ及び共有アドレスバス１４間のアドレスの方向制御
を行う１方向バスドライバ１０−ｉと、プロセッサＣＰ
Ｕｉのデータバス６−ｉ及び共有データバス１５間のデ
ータの方向制御を行う双方向バスドライバ１１−ｉと、
複数のプロセッサの内１つＣＰＵｉをメモリ４に対して
アクセス可能となるよう、プロセッサＣＰＵｊ（ｊ＝１
〜ｎ−１）に中断信号９−ｊを、また１方向バスドライ
バ１０−ｉ及び双方向バスドライバ１１−ｉにイネーブ
ル／ディセーブル信号１６−ｉをそれぞれ発して割当制
御する調停回路３ｎとから構成されている。
【００３４】また、調停回路３ｎの構成は図５に示す如
く、プロセッサＣＰＵｉに対するデコーダ１０５−ｉ
と、デコーダ１０５−ｉからの出力信号線１０１−ｉの
論理演算によりイネーブル／ディセーブル信号１６−ｉ
を生成する論理ゲート１０９−ｉと、デコーダ１０５−
ｉからの出力信号線１０１−ｉの論理演算により中断信
号９−ｊを生成する論理ゲート１０３−ｉ及び１０４−
ｉとから構成されている。
く、プロセッサＣＰＵｉに対するデコーダ１０５−ｉ
と、デコーダ１０５−ｉからの出力信号線１０１−ｉの
論理演算によりイネーブル／ディセーブル信号１６−ｉ
を生成する論理ゲート１０９−ｉと、デコーダ１０５−
ｉからの出力信号線１０１−ｉの論理演算により中断信
号９−ｊを生成する論理ゲート１０３−ｉ及び１０４−
ｉとから構成されている。
【００３５】本実施例のマルチプロセッサシステムは、
２個のプロセッサＣＰＵ１及びＣＰＵ２で構成される第
１の実施例を、ｎ個のプロセッサＣＰＵ１〜ＣＰＵｎで
構成されるように拡張したものであり、個別のプロセッ
サＣＰＵｉの動作は、第１の実施例と同様である。
２個のプロセッサＣＰＵ１及びＣＰＵ２で構成される第
１の実施例を、ｎ個のプロセッサＣＰＵ１〜ＣＰＵｎで
構成されるように拡張したものであり、個別のプロセッ
サＣＰＵｉの動作は、第１の実施例と同様である。
【００３６】第１及び第２の実施例では、パリティエラ
ー用のリトライ動作を行うために用意された端子を中断
信号９の入力として用いたが、本発明の目的から言っ
て、この端子は特にリトライ動作用である必要はない。
ー用のリトライ動作を行うために用意された端子を中断
信号９の入力として用いたが、本発明の目的から言っ
て、この端子は特にリトライ動作用である必要はない。
【００３７】以上のように、第１及び第２の実施例のマ
ルチプロセッサシステムによれば、複数のプロセッサＣ
ＰＵｉ（ｉ＝１〜ｎ）の共有に係るメモリ４をアクセス
しようとする時、既に、あるプロセッサＣＰＵｉがバス
アクセス中だった場合でも、該プロセッサＣＰＵｉに対
して中断信号９−ｉを発することにより、そのバスサイ
クルを強制的に中断させることができる。
ルチプロセッサシステムによれば、複数のプロセッサＣ
ＰＵｉ（ｉ＝１〜ｎ）の共有に係るメモリ４をアクセス
しようとする時、既に、あるプロセッサＣＰＵｉがバス
アクセス中だった場合でも、該プロセッサＣＰＵｉに対
して中断信号９−ｉを発することにより、そのバスサイ
クルを強制的に中断させることができる。
【００３８】その結果、従来例のタイミング（図７）と
本発明の第１の実施例のタイミング（図３）を比較する
と、従来例に比べて第１の実施例の方が、優先度の高い
プロセッサＣＰＵ２のアクセスを３システムクロック早
く始めることができる。以上の理由から、上述した実施
例は、優先度の高いプロセッサのアクセス待ちのオーバ
ーヘッド時間を減少でき、マルチプロセッサシステム全
体の効率を低下させることがない。
本発明の第１の実施例のタイミング（図３）を比較する
と、従来例に比べて第１の実施例の方が、優先度の高い
プロセッサＣＰＵ２のアクセスを３システムクロック早
く始めることができる。以上の理由から、上述した実施
例は、優先度の高いプロセッサのアクセス待ちのオーバ
ーヘッド時間を減少でき、マルチプロセッサシステム全
体の効率を低下させることがない。
【００３９】
【発明の効果】以上のように本発明によれば、複数の互
いに独立したプロセッサが特定の資源を共有するマルチ
プロセッサシステムの資源割当制御において、優先度の
低いプロセッサが実行中のバスサイクルよりも、優先度
の高いプロセッサからのバスアクセス要求があった場合
に、調停手段から中断信号を発して、現在実行中の優先
度の低いプロセッサのバスサイクルを強制的に中断し、
優先度の高いプロセッサのバスサイクルを優先的に行う
調停方式を採用したので、簡単な構成の付加回路によ
り、優先度の高いプロセッサのアクセス待ちのオーバー
ヘッド時間を減少させて、マルチプロセッサシステム全
体のスループットの低下を抑さえることができ、複数の
プロセッサが効率よく資源を共有するように調停可能な
マルチプロセッサシステムを提供することができる。
いに独立したプロセッサが特定の資源を共有するマルチ
プロセッサシステムの資源割当制御において、優先度の
低いプロセッサが実行中のバスサイクルよりも、優先度
の高いプロセッサからのバスアクセス要求があった場合
に、調停手段から中断信号を発して、現在実行中の優先
度の低いプロセッサのバスサイクルを強制的に中断し、
優先度の高いプロセッサのバスサイクルを優先的に行う
調停方式を採用したので、簡単な構成の付加回路によ
り、優先度の高いプロセッサのアクセス待ちのオーバー
ヘッド時間を減少させて、マルチプロセッサシステム全
体のスループットの低下を抑さえることができ、複数の
プロセッサが効率よく資源を共有するように調停可能な
マルチプロセッサシステムを提供することができる。
【図１】本発明の第１の実施例に係るマルチプロセッサ
システムのシステム構成図である。
システムのシステム構成図である。
【図２】第１の実施例における調停回路の内部構成例を
示す回路構成図である。
示す回路構成図である。
【図３】第１の実施例の動作を説明するタイミングチャ
ートである。
ートである。
【図４】本発明の第２の実施例に係るマルチプロセッサ
システムのシステム構成図である。
システムのシステム構成図である。
【図５】第２の実施例における調停回路の回路構成図で
ある。
ある。
【図６】従来のマルチプロセッサシステムのシステム構
成図である。
成図である。
【図７】従来例の動作を説明するタイミングチャートで
ある。
ある。
ＣＰＵ１，ＣＰＵ２ プロセッサ ３ 調停回路 ４ 共有メモリ ５ ＣＰＵ１のアドレスバス ６ ＣＰＵ１のデータバス ７ ＣＰＵ２のアドレスバス ８ ＣＰＵ２のデータバス ９ 中断信号（線） １０ １方向バスドライバ １１ 双方向バスドライバ １２ １方向バスドライバ １３ 双方向バスドライバ １４ 共有アドレスバス １５ 共有データバス １６ ＣＰＵ１側のバスドライバのイネーブル／ディセ
ーブル信号線 １７ ＣＰＵ２側のバスドライバのイネーブル／ディセ
ーブル信号線 １０５，１０７ デコーダ １０１ デコーダ１０５からの出力信号線 １０３，１０９ 論理ゲート ＣＰＵ１〜ＣＰＵｎ プロセッサ ３ｎ 調停回路 ５−ｉ（ｉ＝１〜ｎ） ＣＰＵｉのアドレスバス ６−ｉ（ｉ＝１〜ｎ） ＣＰＵｉのデータバス ９−ｉ（ｉ＝１〜ｎ−１） 第ｉ中断信号（線） １０−ｉ（ｉ＝１〜ｎ） ＣＰＵｉに対する１方向バス
ドライバ １１−ｉ（ｉ＝１〜ｎ） ＣＰＵｉに対する双方向バス
ドライバ １６−ｉ（ｉ＝１〜ｎ） 第ｉバスドライバのイネーブ
ル／ディセーブル信号線 １０５−ｉ（ｉ＝１〜ｎ） ＣＰＵｉに対するデコーダ １０１−ｉ（ｉ＝１〜ｎ） デコーダ１０５−ｉからの
出力信号線 １０３−ｉ（ｉ＝１〜ｎ−１），１０４−ｉ（ｉ＝１〜
ｎ−２） 論理ゲート １０９−ｉ（ｉ＝１〜ｎ−１） 論理ゲート
ーブル信号線 １７ ＣＰＵ２側のバスドライバのイネーブル／ディセ
ーブル信号線 １０５，１０７ デコーダ １０１ デコーダ１０５からの出力信号線 １０３，１０９ 論理ゲート ＣＰＵ１〜ＣＰＵｎ プロセッサ ３ｎ 調停回路 ５−ｉ（ｉ＝１〜ｎ） ＣＰＵｉのアドレスバス ６−ｉ（ｉ＝１〜ｎ） ＣＰＵｉのデータバス ９−ｉ（ｉ＝１〜ｎ−１） 第ｉ中断信号（線） １０−ｉ（ｉ＝１〜ｎ） ＣＰＵｉに対する１方向バス
ドライバ １１−ｉ（ｉ＝１〜ｎ） ＣＰＵｉに対する双方向バス
ドライバ １６−ｉ（ｉ＝１〜ｎ） 第ｉバスドライバのイネーブ
ル／ディセーブル信号線 １０５−ｉ（ｉ＝１〜ｎ） ＣＰＵｉに対するデコーダ １０１−ｉ（ｉ＝１〜ｎ） デコーダ１０５−ｉからの
出力信号線 １０３−ｉ（ｉ＝１〜ｎ−１），１０４−ｉ（ｉ＝１〜
ｎ−２） 論理ゲート １０９−ｉ（ｉ＝１〜ｎ−１） 論理ゲート
Claims (4)
- 【請求項１】 複数の互いに独立したプロセッサと、 前記複数のプロセッサが共有する共有資源と、 前記複数のプロセッサの内１つを前記共有資源に対して
アクセス可能となるよう割当制御する調停手段とを有
し、 前記調停手段は、前記少なくとも１つのプロセッサに対
して、該プロセッサの前記共有資源に対するアクセスを
中断するよう指示する中断信号を出力することを特徴と
するマルチプロセッサシステム。 - 【請求項２】 前記調停手段は、前記割当制御を前記プ
ロセッサの持つ優先順位に従って行うことを特徴とする
請求項１に記載のマルチプロセッサシステム。 - 【請求項３】 前記プロセッサは、前記中断信号によっ
て中断された前記共有資源に対するアクセスを、中断さ
れた状態から再実行可能であることを特徴とする請求項
１または２に記載のマルチプロセッサシステム。 - 【請求項４】 前記プロセッサは、中央処理装置（ＣＰ
Ｕ）、またはバスマスタであることを特徴とする請求項
１、２、または３に記載のマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18512993A JPH0744487A (ja) | 1993-07-27 | 1993-07-27 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18512993A JPH0744487A (ja) | 1993-07-27 | 1993-07-27 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0744487A true JPH0744487A (ja) | 1995-02-14 |
Family
ID=16165386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18512993A Pending JPH0744487A (ja) | 1993-07-27 | 1993-07-27 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744487A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954206B2 (en) | 1996-09-30 | 2005-10-11 | Hitachi, Ltd. | Data processor having unified memory architecture using register to optimize memory access |
-
1993
- 1993-07-27 JP JP18512993A patent/JPH0744487A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6954206B2 (en) | 1996-09-30 | 2005-10-11 | Hitachi, Ltd. | Data processor having unified memory architecture using register to optimize memory access |
| US7333116B2 (en) | 1996-09-30 | 2008-02-19 | Renesas Technology Corporation | Data processor having unified memory architecture using register to optimize memory access |
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