JPH0744488B2 - 二線式デ−タ伝送装置 - Google Patents
二線式デ−タ伝送装置Info
- Publication number
- JPH0744488B2 JPH0744488B2 JP59258793A JP25879384A JPH0744488B2 JP H0744488 B2 JPH0744488 B2 JP H0744488B2 JP 59258793 A JP59258793 A JP 59258793A JP 25879384 A JP25879384 A JP 25879384A JP H0744488 B2 JPH0744488 B2 JP H0744488B2
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- Japan
- Prior art keywords
- digital
- analog
- signal
- memory
- current
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Arrangements For Transmission Of Measured Signals (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサを利用して、物理量を４
〜20mAのアナログ電気信号に変換して通信を行う二線式
データ伝送装置に関する。特に、物理量をディジタル的
に信号処理し、これをアナログ電気信号に変換して通信
を行う装置に関する。
〜20mAのアナログ電気信号に変換して通信を行う二線式
データ伝送装置に関する。特に、物理量をディジタル的
に信号処理し、これをアナログ電気信号に変換して通信
を行う装置に関する。
二線式データ伝送装置は、二線式データ伝送線に４〜20
mAの範囲の電流を供給し、この電流の変化により伝送線
の両端に接続されたアナログ通信装置の間でアナログ通
信を行う。このような二線式データ通信装置は、遠隔の
位置の物理量を伝送する装置に広く使用されている。す
なわち、二線式データ伝送線の一方の端に接続される一
方のアナログ通信装置を遠隔の位置に設置し、その位置
の物理量をアナログ信号に変換して他方のアナログ通信
装置に出力する。
mAの範囲の電流を供給し、この電流の変化により伝送線
の両端に接続されたアナログ通信装置の間でアナログ通
信を行う。このような二線式データ通信装置は、遠隔の
位置の物理量を伝送する装置に広く使用されている。す
なわち、二線式データ伝送線の一方の端に接続される一
方のアナログ通信装置を遠隔の位置に設置し、その位置
の物理量をアナログ信号に変換して他方のアナログ通信
装置に出力する。
さらに、遠隔の位置に設置された装置からさらに多数の
情報を得るため、あるいはアナログ通信装置のパラメー
タを変更するために、既設の二線式データ伝送線を利用
して一時的にディジタル通信を行うディジタル通信装置
が併設される装置が知られている。
情報を得るため、あるいはアナログ通信装置のパラメー
タを変更するために、既設の二線式データ伝送線を利用
して一時的にディジタル通信を行うディジタル通信装置
が併設される装置が知られている。
しかし、従来の二線式データ伝送装置では、二本の伝送
線に供給される電流は定常状態では４〜20mAの範囲に制
限されているので、この電流を遠隔装置の電源電流とし
て使用する場合には、遠隔装置の消費電流は4mA以下に
設計しなければならない。
線に供給される電流は定常状態では４〜20mAの範囲に制
限されているので、この電流を遠隔装置の電源電流とし
て使用する場合には、遠隔装置の消費電流は4mA以下に
設計しなければならない。
このために、従来は低消費電力のCMOS素子を用いていた
が、標準市販品が少なく、特別製品を使用しなければな
らない欠点があった。また、消費電流を小さくするため
に、遠隔通信装置内のディジタル回路のクロック信号を
低周波数にする必要があり、演算速度が遅い欠点があっ
た。演算速度を高速化するために演算プロッサ等を用い
ることも可能であるが、消費電力が増えたり通信装置が
高価になる欠点があった。
が、標準市販品が少なく、特別製品を使用しなければな
らない欠点があった。また、消費電流を小さくするため
に、遠隔通信装置内のディジタル回路のクロック信号を
低周波数にする必要があり、演算速度が遅い欠点があっ
た。演算速度を高速化するために演算プロッサ等を用い
ることも可能であるが、消費電力が増えたり通信装置が
高価になる欠点があった。
本発明は、以上の欠点を解決し、消費電流の比較的大き
な部品を用いて、少なくとも定常状態では4mA以下の消
費電流で動作させる二線式データ伝送装置を提供するこ
とを目的とする。
な部品を用いて、少なくとも定常状態では4mA以下の消
費電流で動作させる二線式データ伝送装置を提供するこ
とを目的とする。
本発明は、二本の伝送線を介して直流の伝送電流の供給
を受けるとともに、測定すべき物理量をセンサにより電
気信号に変換しこれをアナログディジタル変換手段を介
してディジタル信号としこれを信号処理してディジタル
アナログ変換手段を介して前記伝送線にアナログ伝送電
流として伝送するとともに、必要に応じて前記伝送線に
通信用のディジタル信号を印加してディジタル通信手段
を介してディジタル信号の送受信を行う二線式データ伝
送装置において、制御プログラムを含む情報が格納され
たリードオンリメモリと、データを一時記憶するための
ランダムアクセスメモリと、電気的に消去可能であり制
御プログラムおよび各種パラメータを含む情報が格納さ
れたプログラマブルリードオンリメモリと、前記リード
オンリメモリおよび前記プログラマブルリードオンリメ
モリを選択する選択信号を出力し前記アナログディジタ
ル変換手段およびディジタルアナログ変換手段ならびに
前記ディジタル通信手段への電源開閉の制御信号を出力
するとともに前記信号処理を実行するマイクロプロセッ
サとを備え、前記マイクロプロセッサは、起動モード手
順では、電源を投入し消費電流を前記伝送電流の最大値
以下になるように設定し前記メモリ選択信号を出力して
前記リードオンリメモリおよび前記プログラマブルリー
ドオンリメモリの電源をオンとしてその記憶内容を前記
ランダムアクセスメモリへ転送し、その転送終了後に前
記リードオンリメモリならびに前記プログラマブルリー
ドオンリメモリの電源をオフにする制御手段と、アナロ
グ通信モード手順では、前記起動モード手順で起動され
た後に消費電流が前記伝送電流のベース電流以下になる
ように設定し、前記制御信号を出力して前記アナログデ
ィジタル変換手段および前記ディジタルアナログ変換手
段のうち少なくとも一方の変換手段の電源をオンとし前
記信号処理を実行する制御手段と、ディジタル通信モー
ド手段では、前記ディジタル信号が入力されたときにこ
れを検知して消費電流が前記伝送電流の最大値以下にな
るように設定し前記制御信号を出力して前記ディジタル
通信手段の電源をオンとしてディジタル通信を行い、電
源がオフとなる時に消滅してはならないデータは前記プ
ログラマブルリードオンリメモリに格納する制御手段と
を備えることを特徴とする。
を受けるとともに、測定すべき物理量をセンサにより電
気信号に変換しこれをアナログディジタル変換手段を介
してディジタル信号としこれを信号処理してディジタル
アナログ変換手段を介して前記伝送線にアナログ伝送電
流として伝送するとともに、必要に応じて前記伝送線に
通信用のディジタル信号を印加してディジタル通信手段
を介してディジタル信号の送受信を行う二線式データ伝
送装置において、制御プログラムを含む情報が格納され
たリードオンリメモリと、データを一時記憶するための
ランダムアクセスメモリと、電気的に消去可能であり制
御プログラムおよび各種パラメータを含む情報が格納さ
れたプログラマブルリードオンリメモリと、前記リード
オンリメモリおよび前記プログラマブルリードオンリメ
モリを選択する選択信号を出力し前記アナログディジタ
ル変換手段およびディジタルアナログ変換手段ならびに
前記ディジタル通信手段への電源開閉の制御信号を出力
するとともに前記信号処理を実行するマイクロプロセッ
サとを備え、前記マイクロプロセッサは、起動モード手
順では、電源を投入し消費電流を前記伝送電流の最大値
以下になるように設定し前記メモリ選択信号を出力して
前記リードオンリメモリおよび前記プログラマブルリー
ドオンリメモリの電源をオンとしてその記憶内容を前記
ランダムアクセスメモリへ転送し、その転送終了後に前
記リードオンリメモリならびに前記プログラマブルリー
ドオンリメモリの電源をオフにする制御手段と、アナロ
グ通信モード手順では、前記起動モード手順で起動され
た後に消費電流が前記伝送電流のベース電流以下になる
ように設定し、前記制御信号を出力して前記アナログデ
ィジタル変換手段および前記ディジタルアナログ変換手
段のうち少なくとも一方の変換手段の電源をオンとし前
記信号処理を実行する制御手段と、ディジタル通信モー
ド手段では、前記ディジタル信号が入力されたときにこ
れを検知して消費電流が前記伝送電流の最大値以下にな
るように設定し前記制御信号を出力して前記ディジタル
通信手段の電源をオンとしてディジタル通信を行い、電
源がオフとなる時に消滅してはならないデータは前記プ
ログラマブルリードオンリメモリに格納する制御手段と
を備えることを特徴とする。
本発明の二線式データ伝送装置では、起動モード時とア
ナログ通信モード時とディジタル通信モード時とで、マ
イクロプロセッサが内部各素子への電源供給を制御して
消費電力を制御する。すなわち、起動モードでは、ROM
およびEEPROMを選択してその記憶内容をRAMに転送す
る。そしてその記憶内容がRAMに転送されるとROMおよび
EEPROMへの電源供給を遮断し、その動作モードをアナロ
グ通信モードに切り替える。アナログ通信モードでは、
その消費電流を伝送電流のベース電流以下としてD/A変
換器およびA/D変換器の少なくともどちらか一方への電
源を供給し、アナログ通信により信号処理を行う。ディ
ジタル通信モードのときは、ディジタル通信装置への電
源供給をオンとし、ディジタル通信を行い、受信したデ
ィジタルをRAMに記憶し、必要なデータをEEPROMに記憶
させる。
ナログ通信モード時とディジタル通信モード時とで、マ
イクロプロセッサが内部各素子への電源供給を制御して
消費電力を制御する。すなわち、起動モードでは、ROM
およびEEPROMを選択してその記憶内容をRAMに転送す
る。そしてその記憶内容がRAMに転送されるとROMおよび
EEPROMへの電源供給を遮断し、その動作モードをアナロ
グ通信モードに切り替える。アナログ通信モードでは、
その消費電流を伝送電流のベース電流以下としてD/A変
換器およびA/D変換器の少なくともどちらか一方への電
源を供給し、アナログ通信により信号処理を行う。ディ
ジタル通信モードのときは、ディジタル通信装置への電
源供給をオンとし、ディジタル通信を行い、受信したデ
ィジタルをRAMに記憶し、必要なデータをEEPROMに記憶
させる。
第１図は本発明実施例二線式データ伝送装置のブロック
構成図である。
構成図である。
センサ１は、アナログディジタル変換器２に接続され
る。アナログディジタル変換器２、マイクロプロセッサ
（CPU）３、ランダムアクセスメモリ（RAM）５、リード
オンリメモリ（ROM）６、電気的に消去可能なプログラ
マブルリードオンリメモリ（EEPROM）７、演算プロセッ
サ８およびディジタルアナログ変換器９は、データバス
により互いに接続される。さらに、CPU3、デコーダ４、
RAM5、ROM6およびEEPROM7は、アドレスバスにより接続
される。また、CPU3、アナログディジタル変換器２、演
算プロセッサ８、ディジタルアナログ変換器９およびユ
ニバーサル非同期送受信装置10は、入出力制御線により
接続される。デコーダ４は、RAM5のチップ選択端子、RO
M6のチップ選択端子およびEEPROM7のチップ選択端子に
接続され、これらの記憶素子にチップ選択信号を送出す
る。
る。アナログディジタル変換器２、マイクロプロセッサ
（CPU）３、ランダムアクセスメモリ（RAM）５、リード
オンリメモリ（ROM）６、電気的に消去可能なプログラ
マブルリードオンリメモリ（EEPROM）７、演算プロセッ
サ８およびディジタルアナログ変換器９は、データバス
により互いに接続される。さらに、CPU3、デコーダ４、
RAM5、ROM6およびEEPROM7は、アドレスバスにより接続
される。また、CPU3、アナログディジタル変換器２、演
算プロセッサ８、ディジタルアナログ変換器９およびユ
ニバーサル非同期送受信装置10は、入出力制御線により
接続される。デコーダ４は、RAM5のチップ選択端子、RO
M6のチップ選択端子およびEEPROM7のチップ選択端子に
接続され、これらの記憶素子にチップ選択信号を送出す
る。
ディジタルアナログ変換器９は、アナログ通信装置11に
接続される。アナログ通信装置11は、二線式データ伝送
線に接続される。ユニバーサル非同期送受信装置10は、
インタフェイス12を介して、アナログ通信装置11と並列
に二線式データ伝送線に接続される。
接続される。アナログ通信装置11は、二線式データ伝送
線に接続される。ユニバーサル非同期送受信装置10は、
インタフェイス12を介して、アナログ通信装置11と並列
に二線式データ伝送線に接続される。
アナログ通信装置11は、二線式データ伝送線を介して入
力された電流から、各部に電源電流を供給する手段を含
み、アナログディジタル変換器２、ROM6、EEPROM7、演
算プロセッサ８、ディジタルアナログ変換器９およびユ
ニバーサル非同期送受信装置10は、それぞれ、開閉回路
SW1、SW2、SW3、SW4、SW5およびSW6を介して電源電流を
供給される。ここで本発明の特徴とするところは、開閉
回路SW2、SW3が、CPU3の制御によりデコーダ４が出力し
たROM6、EEPROM7に対するチップ選択信号により開閉さ
れ、開閉回路SW1、SW4、SW5およびSW6が、CPU3からの制
御信号により制御されるところにある。
力された電流から、各部に電源電流を供給する手段を含
み、アナログディジタル変換器２、ROM6、EEPROM7、演
算プロセッサ８、ディジタルアナログ変換器９およびユ
ニバーサル非同期送受信装置10は、それぞれ、開閉回路
SW1、SW2、SW3、SW4、SW5およびSW6を介して電源電流を
供給される。ここで本発明の特徴とするところは、開閉
回路SW2、SW3が、CPU3の制御によりデコーダ４が出力し
たROM6、EEPROM7に対するチップ選択信号により開閉さ
れ、開閉回路SW1、SW4、SW5およびSW6が、CPU3からの制
御信号により制御されるところにある。
ここで本実施例装置には、起動モード、アナログ通
信モードおよびディジタル通信モードの三つの動作モ
ードがあり、各モード毎にその動作を説明する。
信モードおよびディジタル通信モードの三つの動作モ
ードがあり、各モード毎にその動作を説明する。
まず起動モードでは、電源が投入されると、CPU3はデコ
ーダ４を制御し、ROM6またはEEPROM7に対するチップ選
択信号を出力する。このチップ選択信号に従って、開閉
回路SW2およびSW3がそれぞれ閉じられる。これにより、
CPU3は、ROM6およびEEPROM7の記憶内容を、RAM5に転送
する。ここで、ROM6およびEEPROM7には、この二線式デ
ータ通信装置が動作するための制御プログラム、デー
タ、各種のパラメータ等が記憶されている。特にEEPROM
7の記憶内容は、書替え可能である。
ーダ４を制御し、ROM6またはEEPROM7に対するチップ選
択信号を出力する。このチップ選択信号に従って、開閉
回路SW2およびSW3がそれぞれ閉じられる。これにより、
CPU3は、ROM6およびEEPROM7の記憶内容を、RAM5に転送
する。ここで、ROM6およびEEPROM7には、この二線式デ
ータ通信装置が動作するための制御プログラム、デー
タ、各種のパラメータ等が記憶されている。特にEEPROM
7の記憶内容は、書替え可能である。
記憶内容が全てRAM5に転送されると、開閉回路SW2およ
びSW3は開き、CPU3は動作モードをアナログ通信モード
に切り替える。起動モードでは消費電力は20mA以下であ
る。
びSW3は開き、CPU3は動作モードをアナログ通信モード
に切り替える。起動モードでは消費電力は20mA以下であ
る。
アナログ通信モード時には、CPU3の制御信号により、開
閉回路SW1、SW4またはSW5が各回路がその動作を行うタ
イミングで閉じられる。したがって、アナログディジタ
ル変換器２、演算プロセッサ８またはディジタルアナロ
グ変換器９には、その動作時に限って電流が供給され
る。
閉回路SW1、SW4またはSW5が各回路がその動作を行うタ
イミングで閉じられる。したがって、アナログディジタ
ル変換器２、演算プロセッサ８またはディジタルアナロ
グ変換器９には、その動作時に限って電流が供給され
る。
センサ１が検出した物理量は、アナログディジタル変換
器２によりディジタル信号に変換され、データバスに出
力される。このディジタル信号は、CPU3、RAM5および演
算プロセッサ８により処理されディジタルアナログ変換
器９によりアナログ信号に変換されて、アナログ通信装
置11により二線式データ伝送線に出力される。このモー
ドの間には、CPU3および演算プロセッサ８はROM6にアク
セスすることはない。アナログ通信モードでは消費電流
は4mA以下である。
器２によりディジタル信号に変換され、データバスに出
力される。このディジタル信号は、CPU3、RAM5および演
算プロセッサ８により処理されディジタルアナログ変換
器９によりアナログ信号に変換されて、アナログ通信装
置11により二線式データ伝送線に出力される。このモー
ドの間には、CPU3および演算プロセッサ８はROM6にアク
セスすることはない。アナログ通信モードでは消費電流
は4mA以下である。
アナログ通信装置11に、ゼロ・スパン、時定数変更等の
要求が入力されると、この要求が図示していない手段に
よりCPU3に伝えられ、ディジタル通信モードとなる。
要求が入力されると、この要求が図示していない手段に
よりCPU3に伝えられ、ディジタル通信モードとなる。
デジタル通信モード時には、CPU3の制御信号により開閉
回路SW6が閉じられ、ユニバーサル非同期送受信装置10
に電流が供給される。ユニバーサル非同期送受信装置10
は、インタフェイス12および二線式データ伝送線を介し
て、この二線式データ伝送線の他端に接続されたディジ
タル通信装置と通信を行う。受信したデータはRAM5に記
憶するが、さらに停電時に消滅してはならないデータは
EEPROM7にも記憶する。ディジタル通信モードでは消費
電流は20mA以下である。
回路SW6が閉じられ、ユニバーサル非同期送受信装置10
に電流が供給される。ユニバーサル非同期送受信装置10
は、インタフェイス12および二線式データ伝送線を介し
て、この二線式データ伝送線の他端に接続されたディジ
タル通信装置と通信を行う。受信したデータはRAM5に記
憶するが、さらに停電時に消滅してはならないデータは
EEPROM7にも記憶する。ディジタル通信モードでは消費
電流は20mA以下である。
本実施例では、開閉回路SW2、SW3がチップ選択信号によ
り閉じる構成となっているが、チップ選択信号、読出し
書込み信号、出力イネーブル信号等の単独または複数の
信号が「有効」となったときに、その記憶素子に電流を
供給する構成としても、本発明を同様に実施できる。
り閉じる構成となっているが、チップ選択信号、読出し
書込み信号、出力イネーブル信号等の単独または複数の
信号が「有効」となったときに、その記憶素子に電流を
供給する構成としても、本発明を同様に実施できる。
また、本実施例では、アナログディジタル変換器２、演
算プロセッサ８、ディジタルアナログ変換器９およびユ
ニバーサル非同期送受信装置10の入出力装置指定を、分
離I/Oで実施している。しかし、メモリマップドI/Oによ
り入出力装置を指定しても本発明を同様に実施できる。
算プロセッサ８、ディジタルアナログ変換器９およびユ
ニバーサル非同期送受信装置10の入出力装置指定を、分
離I/Oで実施している。しかし、メモリマップドI/Oによ
り入出力装置を指定しても本発明を同様に実施できる。
さらに、本実施例では、RAM5、ROM6およびEEPROM7を一
個だけ示したが、複数個でも本発明を同様に実施でき
る。また、RAM5を複数個備えた場合には、その中の数個
に電流を供給しないようにしても、本発明を同様に実施
できる。
個だけ示したが、複数個でも本発明を同様に実施でき
る。また、RAM5を複数個備えた場合には、その中の数個
に電流を供給しないようにしても、本発明を同様に実施
できる。
本発明のさらに具体的な実施例を説明する。
第２図は、本発明第二実施例二線式データ伝送装置のブ
ロック構成図である。本実施例は複数のRAMを備えてい
る。また、本実施例では演算プロセッサを備えていない
し、ディジタルアナログ変換器の動作電流が常時供給さ
れていることが第一実施例と異なるが、これは本質的な
問題ではない。
ロック構成図である。本実施例は複数のRAMを備えてい
る。また、本実施例では演算プロセッサを備えていない
し、ディジタルアナログ変換器の動作電流が常時供給さ
れていることが第一実施例と異なるが、これは本質的な
問題ではない。
二線式データ伝送線の正極側は、トランジスタ112のコ
レクタ端子に接続され、抵抗113を介してトランジスタ1
12のベース電極に接続される。トランジスタ112のベー
ス電極は、ツェナーダイオード114のカソード電極に接
続される。ツェナーダイオード114のアノード電極は抵
抗117を介して二線式データ伝送線の負極側に接続され
る。ツェナーダイオード114の両電極には、抵抗115およ
び116の直列回路が並列に接続される。抵抗115と抵抗11
6との接続点は、共通電位点に接続される。トランジス
タ112、抵抗113、ツェナーダイオード114、抵抗115、11
6は、定電圧回路を構成し、一定の電圧を各構成部に供
給する。キャパシタ121はトランジスタ112のエミッタ電
極とツェナーダイオード114のアノード電極に接続さ
れ、二線式データ伝送線を介して供給されるエネルギを
蓄積し核構成部に供給する。
レクタ端子に接続され、抵抗113を介してトランジスタ1
12のベース電極に接続される。トランジスタ112のベー
ス電極は、ツェナーダイオード114のカソード電極に接
続される。ツェナーダイオード114のアノード電極は抵
抗117を介して二線式データ伝送線の負極側に接続され
る。ツェナーダイオード114の両電極には、抵抗115およ
び116の直列回路が並列に接続される。抵抗115と抵抗11
6との接続点は、共通電位点に接続される。トランジス
タ112、抵抗113、ツェナーダイオード114、抵抗115、11
6は、定電圧回路を構成し、一定の電圧を各構成部に供
給する。キャパシタ121はトランジスタ112のエミッタ電
極とツェナーダイオード114のアノード電極に接続さ
れ、二線式データ伝送線を介して供給されるエネルギを
蓄積し核構成部に供給する。
すなわちこの定電圧回路は、抵抗101と抵抗ブリッジ回
路102と抵抗103との直列回路、差動増幅回路106、三角
波発生回路109、比較回路110、開閉回路SW1とアナログ
ディジタル変換器２との直列回路、第一のRAM5−１、CP
U3、開閉回路SW3とEEPROM7との直列回路、開閉回路SW2
とのROM6との直列回路、開閉回路SW10と第二のRAM5−２
との直列回路、開閉回路SW11と第三のRAM5−３との直列
回路、開閉回路SW12と第四のRAM5−４との直列回路、開
閉回路SW13と第五のRAM5−５との直列回路、開閉回路SW
5とディジタルアナログ変換器９との直列回路、および
増幅回路119に電流を供給する。
路102と抵抗103との直列回路、差動増幅回路106、三角
波発生回路109、比較回路110、開閉回路SW1とアナログ
ディジタル変換器２との直列回路、第一のRAM5−１、CP
U3、開閉回路SW3とEEPROM7との直列回路、開閉回路SW2
とのROM6との直列回路、開閉回路SW10と第二のRAM5−２
との直列回路、開閉回路SW11と第三のRAM5−３との直列
回路、開閉回路SW12と第四のRAM5−４との直列回路、開
閉回路SW13と第五のRAM5−５との直列回路、開閉回路SW
5とディジタルアナログ変換器９との直列回路、および
増幅回路119に電流を供給する。
抵抗ブリッジ102は、被測定物理量の変化により抵抗値
が変化する構成であり、その出力は抵抗104および抵抗1
05を介してそれぞれ差動増幅回路106の二つの入力に接
続される。差動増幅回路106の反転入力端子は、抵抗107
を介してその出力端子に接続される。差動増幅回路106
の非反転入力は、抵抗108を介して共通電位点に接続さ
れる。差動増幅回路106の出力端子は比較回路110の一方
の入力端子に接続される。比較回路110の他方の入力端
子には三角波発生回路109の出力端子が接続される。比
較回路110は、パルス幅変調された信号を出力し、その
出力端子はアナログディジタル変換器２に接続される。
が変化する構成であり、その出力は抵抗104および抵抗1
05を介してそれぞれ差動増幅回路106の二つの入力に接
続される。差動増幅回路106の反転入力端子は、抵抗107
を介してその出力端子に接続される。差動増幅回路106
の非反転入力は、抵抗108を介して共通電位点に接続さ
れる。差動増幅回路106の出力端子は比較回路110の一方
の入力端子に接続される。比較回路110の他方の入力端
子には三角波発生回路109の出力端子が接続される。比
較回路110は、パルス幅変調された信号を出力し、その
出力端子はアナログディジタル変換器２に接続される。
アナログディジタル変換回路２、RAM5−１、CPU3、EEPR
OM7、ROM6、RAM5−２、RAM5−３、RAM5−４、RAM5−５
およびユニバーサル非同期送受信装置10およびディジタ
ルアナログ変換器９は、アドレスバス、データバス、制
御信号線（入出力制御線、チップ選択線等）により互い
に接続される。
OM7、ROM6、RAM5−２、RAM5−３、RAM5−４、RAM5−５
およびユニバーサル非同期送受信装置10およびディジタ
ルアナログ変換器９は、アドレスバス、データバス、制
御信号線（入出力制御線、チップ選択線等）により互い
に接続される。
ユニバーサル非同期送受信装置10は、インタフェイス12
を介して二線式データ伝送線に接続され、この信号線の
他端に接続されたユニバーサル非同期送受信装置とディ
ジタル通信を行う。
を介して二線式データ伝送線に接続され、この信号線の
他端に接続されたユニバーサル非同期送受信装置とディ
ジタル通信を行う。
ディジタルアナログ変換器９はパルス幅変調された信号
を出力し、その出力端子はレベル調整回路118に接続さ
れる。レベル調整回路118は、二線式データ伝送線の負
極側の電位を参照して電圧レベルを調整し、増幅回路11
9に入力する。増幅回路119はパルス幅変調された信号を
アナログ信号に変換し、トランジスタ120のベース端子
に入力する。トランジスタ120のコレクタ端子は二線式
データ伝送線の正極側に接続される。トランジスタ120
のエミッタ端子は、抵抗117を介して二線式データ伝送
線の負極側に接続される。トランジスタ112、抵抗113、
ツェナーダイオード114、抵抗115、116、117、レベル調
整回路118、増幅回路119およびトランジスタ120がアナ
ログ通信装置11を構成し、二線式データ伝送線の他端に
接続されたアナログ送信装置と通信を行う。
を出力し、その出力端子はレベル調整回路118に接続さ
れる。レベル調整回路118は、二線式データ伝送線の負
極側の電位を参照して電圧レベルを調整し、増幅回路11
9に入力する。増幅回路119はパルス幅変調された信号を
アナログ信号に変換し、トランジスタ120のベース端子
に入力する。トランジスタ120のコレクタ端子は二線式
データ伝送線の正極側に接続される。トランジスタ120
のエミッタ端子は、抵抗117を介して二線式データ伝送
線の負極側に接続される。トランジスタ112、抵抗113、
ツェナーダイオード114、抵抗115、116、117、レベル調
整回路118、増幅回路119およびトランジスタ120がアナ
ログ通信装置11を構成し、二線式データ伝送線の他端に
接続されたアナログ送信装置と通信を行う。
本実施例では、RAM5−２ないし５−５は信号処理のため
の一時記憶に使用され、そのときにだけ開閉回路SW10な
いしSW13が閉じられる。他の動作は第一実施例と同様で
ある。
の一時記憶に使用され、そのときにだけ開閉回路SW10な
いしSW13が閉じられる。他の動作は第一実施例と同様で
ある。
表にそれぞれの構成部品に用いた製品名、スタンバイ電
流および動作電流を示す。なお、動作電流の欄の括弧内
は、動作周波数を示す。
流および動作電流を示す。なお、動作電流の欄の括弧内
は、動作周波数を示す。
ここで、CDP1878は、コンプリメンタリ金属酸化物半導
体（CMOS）製の計数およびタイマ回路であり、一方のチ
ャネルをディジタル信号からパルス幅変調信号への変換
に用いて、４〜20mAの出力用として使用し、他方のチャ
ネルをパルス幅変調信号からディジタル信号への変換の
タイミング用に用いる。パルス幅変調信号をディジタル
信号に変換する動作は、ダウンカウンタとして動作す
る。
体（CMOS）製の計数およびタイマ回路であり、一方のチ
ャネルをディジタル信号からパルス幅変調信号への変換
に用いて、４〜20mAの出力用として使用し、他方のチャ
ネルをパルス幅変調信号からディジタル信号への変換の
タイミング用に用いる。パルス幅変調信号をディジタル
信号に変換する動作は、ダウンカウンタとして動作す
る。
表から明らかに、全てに電流を供給する場合には、スタ
ンバイ電流が4mAとなり、動作時には4mA以上の電流が必
要となるが、センサ１、RAM5−１、CPU3、ROM6、ディジ
タルアナログ変換器９およびアナログ通信装置だけが動
作するときには、消費電流が3.18mAであり、最小許容消
費電流から0.82mAの余裕がある。
ンバイ電流が4mAとなり、動作時には4mA以上の電流が必
要となるが、センサ１、RAM5−１、CPU3、ROM6、ディジ
タルアナログ変換器９およびアナログ通信装置だけが動
作するときには、消費電流が3.18mAであり、最小許容消
費電流から0.82mAの余裕がある。
なお、センサ１の動作電流が大きい場合にはメモリ類の
電源供給回路に直列に開閉回路を接続したと同様に開閉
回路を接続し、CPU3からの制御信号により必要な動作時
に限って電流を供給してもよいし、消費電流に余裕があ
るなら各電流供給回路の開閉回路を必要に応じて省略
し、連続的に動作電流を供給しても本発明を同様に実施
できる。
電源供給回路に直列に開閉回路を接続したと同様に開閉
回路を接続し、CPU3からの制御信号により必要な動作時
に限って電流を供給してもよいし、消費電流に余裕があ
るなら各電流供給回路の開閉回路を必要に応じて省略
し、連続的に動作電流を供給しても本発明を同様に実施
できる。
以上説明したように、本発明によれば、起動モード、ア
ナログ通信モード、ディジタル通信モードの３つのモー
ドの信号処理内容に応じて、消費電流の範囲を制限し、
作動する回路素子を選択することができるため、消費電
力を少なくできるとともに、動作の信頼性を高めること
ができる。
ナログ通信モード、ディジタル通信モードの３つのモー
ドの信号処理内容に応じて、消費電流の範囲を制限し、
作動する回路素子を選択することができるため、消費電
力を少なくできるとともに、動作の信頼性を高めること
ができる。
また、高速RAMを用いて信号処理を行うことができるた
め低消費電力下でも高速の信号処理が可能であり、しか
も、ディジタル通信モードで受信した電源オフ時に消滅
してはならないデータはプログラマブルリードオンリメ
モリに記憶するため、省電力下においてもデータ等の変
更が可能であり、上位装置からのフレキシビリティに富
んだパラメータ制御等ができる。
め低消費電力下でも高速の信号処理が可能であり、しか
も、ディジタル通信モードで受信した電源オフ時に消滅
してはならないデータはプログラマブルリードオンリメ
モリに記憶するため、省電力下においてもデータ等の変
更が可能であり、上位装置からのフレキシビリティに富
んだパラメータ制御等ができる。
第１図は本発明第一実施例二線式データ伝送装置のブロ
ック構成図。 第２図は本発明第二実施例二線式データ伝送装置のブロ
ック構成図。 １……センサ、２……アナログディジタル変換器、３…
…CPU、４……デコーダ、５……RAM、６……ROM、７…
…EEPROM、８……演算プロセッサ、９……ディジタルア
ナログ変換器、10……ユニバーサル非同期通信器、11…
…アナログ通信器、12……インタフェイス、101……抵
抗、102……抵抗ブリッジ、103、104、105……抵抗、10
6……差動増幅回路、107,108……抵抗、109……三角波
発生回路、110……比較回路、112……トランジスタ、11
3……抵抗、114……ツェナーダイオード、115、116、11
7……抵抗、118……レベル調節回路、119……増幅回
路、120……トランジスタ、121……キャパシタ、SW1、S
W2、SW3、SW4、SW5、SW6、SW10、SW11、SW12、SW13……
開閉回路。
ック構成図。 第２図は本発明第二実施例二線式データ伝送装置のブロ
ック構成図。 １……センサ、２……アナログディジタル変換器、３…
…CPU、４……デコーダ、５……RAM、６……ROM、７…
…EEPROM、８……演算プロセッサ、９……ディジタルア
ナログ変換器、10……ユニバーサル非同期通信器、11…
…アナログ通信器、12……インタフェイス、101……抵
抗、102……抵抗ブリッジ、103、104、105……抵抗、10
6……差動増幅回路、107,108……抵抗、109……三角波
発生回路、110……比較回路、112……トランジスタ、11
3……抵抗、114……ツェナーダイオード、115、116、11
7……抵抗、118……レベル調節回路、119……増幅回
路、120……トランジスタ、121……キャパシタ、SW1、S
W2、SW3、SW4、SW5、SW6、SW10、SW11、SW12、SW13……
開閉回路。
Claims (1)
- 【請求項１】二本の伝送線を介して直流の伝送電流の供
給を受けるとともに、測定すべき物理量をセンサにより
電気信号に変換しこれをアナログディジタル変換手段を
介してディジタル信号としこれを信号処理してディジタ
ルアナログ変換手段を介して前記伝送線にアナログ伝送
電流として伝送するとともに、必要に応じて前記伝送線
に通信用のディジタル信号を印加してディジタル通信手
段を介してディジタル信号の送受信を行う二線式データ
伝送装置において、 制御プログラムを含む情報が格納されたリードオンリメ
モリと、 データを一時記憶するためのランダムアクセスメモリ
と、 電気的に消去可能であり制御プログラムおよび各種パラ
メータを含む情報が格納されたプログラマブルリードオ
ンリメモリと、 前記リードオンリメモリおよび前記プログラマブルリー
ドオンリメモリを選択する選択信号を出力し前記アナロ
グディジタル変換手段およびディジタルアナログ変換手
段ならびに前記ディジタル通信手段への電源開閉の制御
信号を出力するとともに前記信号処理を実行するマイク
ロプロセッサと を備え、 前記マイクロプロセッサは、 起動モード手順では、電源を投入し消費電流を前記伝送
電流の最大値以下になるように設定し前記メモリ選択信
号を出力して前記リードオンリメモリおよび前記プログ
ラマブルリードオンリメモリの電源をオンとしてその記
憶内容を前記ランダムアクセスメモリへ転送し、その転
送終了後に前記リードオンリメモリならびに前記プログ
ラマブルリードオンリメモリの電源をオフにする制御手
段と、 アナログ通信モード手順では、前記起動モード手順で起
動された後に消費電流が前記伝送電流のベース電流以下
になるように設定し、前記制御信号を出力して前記アナ
ログディジタル変換手段および前記ディジタルアナログ
変換手段のうち少なくとも一方の変換手段の電源をオン
とし前記信号処理を実行する制御手段と、 ディジタル通信モード手段では、前記ディジタル信号が
入力されたときにこれを検知して消費電流が前記伝送電
流の最大値以下になるように設定し前記制御信号を出力
して前記ディジタル通信手段の電源をオンとしてディジ
タル通信を行い、電源がオフとなる時に消滅してはなら
ないデータは前記プログラマブルリードオンリメモリに
格納する制御手段と を備えることを特徴とする二線式データ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258793A JPH0744488B2 (ja) | 1984-12-07 | 1984-12-07 | 二線式デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258793A JPH0744488B2 (ja) | 1984-12-07 | 1984-12-07 | 二線式デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61136326A JPS61136326A (ja) | 1986-06-24 |
| JPH0744488B2 true JPH0744488B2 (ja) | 1995-05-15 |
Family
ID=17325146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258793A Expired - Lifetime JPH0744488B2 (ja) | 1984-12-07 | 1984-12-07 | 二線式デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744488B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0523037Y2 (ja) * | 1988-07-30 | 1993-06-14 | ||
| JP2895895B2 (ja) * | 1989-12-29 | 1999-05-24 | シャープ株式会社 | 変復調装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51112209A (en) * | 1975-03-28 | 1976-10-04 | Hitachi Ltd | Power supplying method of communication terminal equipment |
| CA1173927A (en) * | 1981-11-02 | 1984-09-04 | Felix J. Houvig | Communication system and method |
-
1984
- 1984-12-07 JP JP59258793A patent/JPH0744488B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61136326A (ja) | 1986-06-24 |
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