JPH0744537B2 - ディジタル信号時間差補正回路 - Google Patents
ディジタル信号時間差補正回路Info
- Publication number
- JPH0744537B2 JPH0744537B2 JP1029890A JP1029890A JPH0744537B2 JP H0744537 B2 JPH0744537 B2 JP H0744537B2 JP 1029890 A JP1029890 A JP 1029890A JP 1029890 A JP1029890 A JP 1029890A JP H0744537 B2 JPH0744537 B2 JP H0744537B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- clock
- signals
- time difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は複数のディジタル信号を送受信する際のディジ
タルインターフェイス回路に用いられるディジタル信号
時間差補正回路に関するものである。
タルインターフェイス回路に用いられるディジタル信号
時間差補正回路に関するものである。
（従来の技術と解決すべき課題） 従来テープレコーダにおけるディジタルインターフェイ
ス回路では１本のケーブルで２チャンネルの信号を処理
するようになっていた。
ス回路では１本のケーブルで２チャンネルの信号を処理
するようになっていた。
しかしながら、４チャンネル,8チャンネル，…32チャン
ネルの如くチャンネル数が増えて行くと、複数本のケー
ブルを使用しなければならないが、各ケーブルの長さが
異なっているような場合、あるいはケーブル長が揃って
いたとしても、いずれかのケーブルにデータ処理回路等
が介在した場合には、各ケーブル内の信号のビットレー
トが同じであっても各信号間の位相が異なってしまう
（時間差が生ずる）ことがあり、実質的に信号を転送で
きないという問題が生ずる。
ネルの如くチャンネル数が増えて行くと、複数本のケー
ブルを使用しなければならないが、各ケーブルの長さが
異なっているような場合、あるいはケーブル長が揃って
いたとしても、いずれかのケーブルにデータ処理回路等
が介在した場合には、各ケーブル内の信号のビットレー
トが同じであっても各信号間の位相が異なってしまう
（時間差が生ずる）ことがあり、実質的に信号を転送で
きないという問題が生ずる。
従来はかかる課題を解決するための有効な手段が無かっ
た。
た。
本発明は前記課題を解決するためになされたものであ
り、ビットレートが同一で位相が異なる複数のディジタ
ル入力信号の時間差を補正する回路を提供することを目
的とするものである。
り、ビットレートが同一で位相が異なる複数のディジタ
ル入力信号の時間差を補正する回路を提供することを目
的とするものである。
［発明の構成］ （課題を解決するための手段） 前記課題を解決するための本発明の構成は、ビットレー
トが同一で位相が異なる複数のディジタル入力信号の時
間差を補正する回路において、２個一対の記憶手段を複
数の入力信号に対応して複数組設け、前記各ディジタル
入力信号をそれぞれ各組のいずれか一方の記憶手段に書
き込む一方、各信号の書き込みが終了している他方の記
憶手段に対して、前記入力信号のいずれか一方のクロッ
クタイミングを用いて前記各組の記憶手段の格納データ
を同時に読み出す制御手段を設け、かつ前記ディジタル
入力信号はPLL回路を介してロックされた状態での信号
であり、前記読み出し用のクロックタイミングは、ロッ
ク状態となった信号のうち最も若い順位のチャンネルの
クロック信号であることを特徴とするものである。
トが同一で位相が異なる複数のディジタル入力信号の時
間差を補正する回路において、２個一対の記憶手段を複
数の入力信号に対応して複数組設け、前記各ディジタル
入力信号をそれぞれ各組のいずれか一方の記憶手段に書
き込む一方、各信号の書き込みが終了している他方の記
憶手段に対して、前記入力信号のいずれか一方のクロッ
クタイミングを用いて前記各組の記憶手段の格納データ
を同時に読み出す制御手段を設け、かつ前記ディジタル
入力信号はPLL回路を介してロックされた状態での信号
であり、前記読み出し用のクロックタイミングは、ロッ
ク状態となった信号のうち最も若い順位のチャンネルの
クロック信号であることを特徴とするものである。
（作用） 各信号の組毎に設けられた一対の記憶手段のうち一方を
書き込み用とし、他方を読み出し用として使い分けると
共に、既に書き込まれているデータを共通のクロックタ
イミングで同時に読み出すようにしているので、出力信
号の位相は全て揃った状態で処理されることになる。
書き込み用とし、他方を読み出し用として使い分けると
共に、既に書き込まれているデータを共通のクロックタ
イミングで同時に読み出すようにしているので、出力信
号の位相は全て揃った状態で処理されることになる。
また、各チャンネルのPLL回路のロック状態の信号をク
ロックタイミング信号として使用し、しかもロック状態
の信号のうち最も若いチャンネルの信号を使用すること
により、いずれかのチャンネルのPLL回路がロックされ
なかったり、あるいは同時に複数のチャンネルのPLL回
路がロックされた場合でも必ず１つのチャンネルのロッ
ク状態時の信号をクロックタイミング信号として使うの
で誤動作が生ずることはなく、動作の確実性が図れる。
ロックタイミング信号として使用し、しかもロック状態
の信号のうち最も若いチャンネルの信号を使用すること
により、いずれかのチャンネルのPLL回路がロックされ
なかったり、あるいは同時に複数のチャンネルのPLL回
路がロックされた場合でも必ず１つのチャンネルのロッ
ク状態時の信号をクロックタイミング信号として使うの
で誤動作が生ずることはなく、動作の確実性が図れる。
（実施例） 以下実施例により本発明を具体的に説明する。
第１図は本発明の一実施例を示すブロック図である。
同図において11Aは入力信号１を入力する第１のPLL（Ph
ased Locked Loop）回路であり、11Bは入力信号２を入
力する第２のPLL回路である。これらPLL回路は入力信号
のクロックを復調するためのものである。12Aは前記第
１のPLL回路11Aからのクロック信号に基づいて書き込み
タイミングとアドレスを生成する第１の書き込み制御回
路であり、12Bは前記第２のPLL回路11Bからのクロック
信号に基づいて書き込みタイミングとアドレスを生成す
る第２の書き込み制御回路である。RAM1,RAM2は前記第
１の入力信号１の処理経路に設けられた一対の記憶手段
であり、RAM3,RAM4は前記第２の入力信号２の処理経路
に設けられた一対の記憶手段である。RAM1及びRAM2はそ
れぞれアドレス選択回路1A及び2Aによってアドレス選択
が行われるようになっており、RAM3及びRAM4はそれぞれ
アドレス選択回路3A及び4Aによってアドレスが選択され
るようになっている。14は前記各PLL回路11A,11Bからの
各クロック信号とロック（Lock）信号とを入力していず
れか一方のクロック信号を選択するクロック選択回路で
あり、15は該クロック選択回路14から出力される選択ク
ロック信号に基づいて読み出しアドレスを生成し、前記
各アドレス選択回路1A,2A,3A,4Aに読み出しアドレスを
与える読み出しアドレス生成回路であり、16は前記クロ
ック選択回路14からの出力に基づいていずれのRAMを選
択するかの信号を発生するRAM選択クロック生成回路で
ある。13A,13Bはそれぞれ前記RAM選択クロック生成回路
16からの信号により、各一対のRAM1又は RAM2,RAM3又はRAM4の出力を選択するデータセレクタで
ある。
ased Locked Loop）回路であり、11Bは入力信号２を入
力する第２のPLL回路である。これらPLL回路は入力信号
のクロックを復調するためのものである。12Aは前記第
１のPLL回路11Aからのクロック信号に基づいて書き込み
タイミングとアドレスを生成する第１の書き込み制御回
路であり、12Bは前記第２のPLL回路11Bからのクロック
信号に基づいて書き込みタイミングとアドレスを生成す
る第２の書き込み制御回路である。RAM1,RAM2は前記第
１の入力信号１の処理経路に設けられた一対の記憶手段
であり、RAM3,RAM4は前記第２の入力信号２の処理経路
に設けられた一対の記憶手段である。RAM1及びRAM2はそ
れぞれアドレス選択回路1A及び2Aによってアドレス選択
が行われるようになっており、RAM3及びRAM4はそれぞれ
アドレス選択回路3A及び4Aによってアドレスが選択され
るようになっている。14は前記各PLL回路11A,11Bからの
各クロック信号とロック（Lock）信号とを入力していず
れか一方のクロック信号を選択するクロック選択回路で
あり、15は該クロック選択回路14から出力される選択ク
ロック信号に基づいて読み出しアドレスを生成し、前記
各アドレス選択回路1A,2A,3A,4Aに読み出しアドレスを
与える読み出しアドレス生成回路であり、16は前記クロ
ック選択回路14からの出力に基づいていずれのRAMを選
択するかの信号を発生するRAM選択クロック生成回路で
ある。13A,13Bはそれぞれ前記RAM選択クロック生成回路
16からの信号により、各一対のRAM1又は RAM2,RAM3又はRAM4の出力を選択するデータセレクタで
ある。
次に前記構成の実施例の動作を第２図に示すタイムチャ
ートを参照しながら説明する。
ートを参照しながら説明する。
第２図に示すように各入力信号１及び２のビットレート
Ｔは同一であり、各信号間の時間差がｔ（時刻t1とt2の
間）であるとする。各PLL回路11A,11Bはそれぞれの入力
信号のクロックタイミング信号を個別的に各書き込み制
御回路12A,12Bに出力し、これに基づいて各書き込み制
御回路12A,12個はその出力経路に位置する一対のRAMの
うちいずれかの書き込みを行なう。ここでは、先ず、入
力信号１側のRAMのうちRAM1が選択され、また入力信号
２側のRAMのうちRAM3が選択されるものとすれば、RAM1
には時刻t2からt3の間に入力信号１のデータが書き込ま
れ、それから時間差ｔだけ遅れてRAM3に第２の入力信号
２のデータが書き込みれる。両入力信号1,2のデータ書
き込みが終了した直後のビットレート期間内に前記書き
込まれたデータの読み出しが次のようにして行われる。
Ｔは同一であり、各信号間の時間差がｔ（時刻t1とt2の
間）であるとする。各PLL回路11A,11Bはそれぞれの入力
信号のクロックタイミング信号を個別的に各書き込み制
御回路12A,12Bに出力し、これに基づいて各書き込み制
御回路12A,12個はその出力経路に位置する一対のRAMの
うちいずれかの書き込みを行なう。ここでは、先ず、入
力信号１側のRAMのうちRAM1が選択され、また入力信号
２側のRAMのうちRAM3が選択されるものとすれば、RAM1
には時刻t2からt3の間に入力信号１のデータが書き込ま
れ、それから時間差ｔだけ遅れてRAM3に第２の入力信号
２のデータが書き込みれる。両入力信号1,2のデータ書
き込みが終了した直後のビットレート期間内に前記書き
込まれたデータの読み出しが次のようにして行われる。
すなわち、CLOCK選択回路14は、PLL回路11A又は11Bのう
ちどちらか一方のクロックを選択して読み出しアドレス
生成回路15及びRAM選択クロック生成回路16にクロック
を出力する。CLOCK選択回路14は、例えば詳細を後述す
るように複数チャンネルの入力信号のチャンネル番号に
従って少ない数字（若い順位）のチャンネル番号のクロ
ックを優先して出力するようになっている。そうする
と、入力信号1,2の両方が存在する場合は、第１のPLL回
路11Aからのクロック信号がクロック選択回路14によっ
て選択され、このクロックタイミングで読み出しアドレ
ス生成回路が各RAMの読み出しアドレスを選択すること
になる。そして、前記RAM選択クロック生成回路16から
の制御信号によってデータセレクタ13A,13Bが前記各一
対のRAMのうち既に書き込みを終了したRAM1とRAM3の出
力を選択して転送することになる。このようにして、各
入力信号1,2をそれぞれ格納したRAM1及びRAM3からは同
時にデータが読み出されることになるので、両信号の位
相は揃った状態となる。ここで、各RAM1及びRAM3のデー
タ読み出しが行われているタイミング（時刻t4からt5の
間）では入力信号１側のもう一方のRAM2への書き込みが
行なわれ、入力信号２側の読み出しに供されていない方
のRAM4へは前記RAM2への書き込みタイミングから時間差
ｔを経過した時間後に書き込みが行われる。
ちどちらか一方のクロックを選択して読み出しアドレス
生成回路15及びRAM選択クロック生成回路16にクロック
を出力する。CLOCK選択回路14は、例えば詳細を後述す
るように複数チャンネルの入力信号のチャンネル番号に
従って少ない数字（若い順位）のチャンネル番号のクロ
ックを優先して出力するようになっている。そうする
と、入力信号1,2の両方が存在する場合は、第１のPLL回
路11Aからのクロック信号がクロック選択回路14によっ
て選択され、このクロックタイミングで読み出しアドレ
ス生成回路が各RAMの読み出しアドレスを選択すること
になる。そして、前記RAM選択クロック生成回路16から
の制御信号によってデータセレクタ13A,13Bが前記各一
対のRAMのうち既に書き込みを終了したRAM1とRAM3の出
力を選択して転送することになる。このようにして、各
入力信号1,2をそれぞれ格納したRAM1及びRAM3からは同
時にデータが読み出されることになるので、両信号の位
相は揃った状態となる。ここで、各RAM1及びRAM3のデー
タ読み出しが行われているタイミング（時刻t4からt5の
間）では入力信号１側のもう一方のRAM2への書き込みが
行なわれ、入力信号２側の読み出しに供されていない方
のRAM4へは前記RAM2への書き込みタイミングから時間差
ｔを経過した時間後に書き込みが行われる。
その後、前述同様RAM2及びRAM4への書き込みが行われた
後の次のレート（時刻t6以降）で各RAM2及びRAM4の読み
出しが同時に行われることになる。このとき、RAM1へは
入力信号１の次のレートのデータが書き込まれ、その後
時間差ｔを経過した時点から入力信号２の次のレートの
データがRAM3に書き込まれることになる。
後の次のレート（時刻t6以降）で各RAM2及びRAM4の読み
出しが同時に行われることになる。このとき、RAM1へは
入力信号１の次のレートのデータが書き込まれ、その後
時間差ｔを経過した時点から入力信号２の次のレートの
データがRAM3に書き込まれることになる。
このようにして一対のRAMのうち一方は書き込み用とし
て使用され、他方は読み出し用として使用されることに
なるので書き込み、読み出しの間に待時間が殆どなく、
データ処理の迅速化が図れる。
て使用され、他方は読み出し用として使用されることに
なるので書き込み、読み出しの間に待時間が殆どなく、
データ処理の迅速化が図れる。
本発明は前記実施例に限定されず、種々の変形実施が可
能である。
能である。
例えば前記実施例では２種類（例えば２チャンネル）の
入力信号を取り扱うものとし、これをPLL回路によりク
ロック復調した後の入力信号１側（順位の若い方）のチ
ャンネルの信号のクロックタイミングを選択して読み出
し用クロックを生成するようにしているが、取扱う入力
信号の数が増加した場合も同様な原理を採用することが
できる。この場合、クロック選択回路の構成を工夫する
必要がある。
入力信号を取り扱うものとし、これをPLL回路によりク
ロック復調した後の入力信号１側（順位の若い方）のチ
ャンネルの信号のクロックタイミングを選択して読み出
し用クロックを生成するようにしているが、取扱う入力
信号の数が増加した場合も同様な原理を採用することが
できる。この場合、クロック選択回路の構成を工夫する
必要がある。
第３図に４個の入力信号を取扱う場合のクロック選択回
路の一実施例回路図を示して説明する。尚、４種類（例
えば４チャンネル）の入力信号を取扱う場合にはそれぞ
れ前述のような一対の記憶手段や書き込み制御回路並び
にデータセレクタを４種類設ける必要があることは言う
迄もない。
路の一実施例回路図を示して説明する。尚、４種類（例
えば４チャンネル）の入力信号を取扱う場合にはそれぞ
れ前述のような一対の記憶手段や書き込み制御回路並び
にデータセレクタを４種類設ける必要があることは言う
迄もない。
第３図において、ゲート回路G1，G2，G3はそれぞれ各PL
L回路のロック信号のうち、第２のロック信号LOCK2と第
１のロック信号の反転信号（NOTゲートN1を介して得ら
れる）を２入力とするアンドゲート、第３のロック信号
LOCK3と第1,第２のロック信号の反転信号（NOTゲート
N1，N2から得られる信号）を３入力とするアンドゲー
ト、第４のロック信号LOCK4と第１乃至第３のロック信
号の反転信号（NOTゲートN1，N2，N3によって反転）を
４入力とするアンドゲート回路である。また、ゲート回
路G4，G5，G6，G7はそれぞれ、第１のクロック信号CLOC
K1とロック信号LOCK1を２入力とするアンドゲート回
路、第２のクロック信号CLOCK2とアンドゲート回路G1の
出力とを２入力とするアンドゲート回路、第３のクロッ
ク信号CLOCK3とアンドゲート回路G2の出力とを２入力と
するアンドゲート回路、第４のクロック信号４と前記ア
ンドゲート回路G3の出力とを２入力とするアンドゲート
回路である。G8は各アンドゲート回路G4乃至G7の出力を
入力するオアゲート回路である。
L回路のロック信号のうち、第２のロック信号LOCK2と第
１のロック信号の反転信号（NOTゲートN1を介して得ら
れる）を２入力とするアンドゲート、第３のロック信号
LOCK3と第1,第２のロック信号の反転信号（NOTゲート
N1，N2から得られる信号）を３入力とするアンドゲー
ト、第４のロック信号LOCK4と第１乃至第３のロック信
号の反転信号（NOTゲートN1，N2，N3によって反転）を
４入力とするアンドゲート回路である。また、ゲート回
路G4，G5，G6，G7はそれぞれ、第１のクロック信号CLOC
K1とロック信号LOCK1を２入力とするアンドゲート回
路、第２のクロック信号CLOCK2とアンドゲート回路G1の
出力とを２入力とするアンドゲート回路、第３のクロッ
ク信号CLOCK3とアンドゲート回路G2の出力とを２入力と
するアンドゲート回路、第４のクロック信号４と前記ア
ンドゲート回路G3の出力とを２入力とするアンドゲート
回路である。G8は各アンドゲート回路G4乃至G7の出力を
入力するオアゲート回路である。
このような回路によれば、各PLL回路のロック状態を示
すLOCK1〜４のうちハイレベルになったラインのうち最
も若い順位の信号のクロックを読み出し用クロックとし
て選択できる。従って４種類の入力信号のうち、いずれ
かがロック状態にならなくても、あるいは、同時に複数
がロック状態となっていても、ロックしている信号のう
ち必ず１つの信号を選んで使用することができるので、
誤動作が生ずることはなく、動作の確実性が図れる。
すLOCK1〜４のうちハイレベルになったラインのうち最
も若い順位の信号のクロックを読み出し用クロックとし
て選択できる。従って４種類の入力信号のうち、いずれ
かがロック状態にならなくても、あるいは、同時に複数
がロック状態となっていても、ロックしている信号のう
ち必ず１つの信号を選んで使用することができるので、
誤動作が生ずることはなく、動作の確実性が図れる。
［発明の効果］ 以上詳述した本発明によれば、ビットレートが同一であ
って位相が異なる複数の信号の時間差を補正して同一位
相でデータを転送することが可能となる。また、複数の
入力信号のうち、いずれかの入力信号におけるクロック
信号を読み出し用クロックとして用いているので、各信
号のタイミングが変化するようなことがあっても確実に
動作するという効果を奏する。更に、PLL回路をクロッ
ク復調用として用いている場合にロック状態とならない
信号ラインが存在したり、同時に複数のラインがロック
状態となったりする場合があるが、かかる場合でもロッ
クしたラインのうち必ず１つのラインの信号を選択して
読み出し用信号として使うので誤動作や動作不能が生ず
ることがないという利点もある。
って位相が異なる複数の信号の時間差を補正して同一位
相でデータを転送することが可能となる。また、複数の
入力信号のうち、いずれかの入力信号におけるクロック
信号を読み出し用クロックとして用いているので、各信
号のタイミングが変化するようなことがあっても確実に
動作するという効果を奏する。更に、PLL回路をクロッ
ク復調用として用いている場合にロック状態とならない
信号ラインが存在したり、同時に複数のラインがロック
状態となったりする場合があるが、かかる場合でもロッ
クしたラインのうち必ず１つのラインの信号を選択して
読み出し用信号として使うので誤動作や動作不能が生ず
ることがないという利点もある。
第１図は本発明の一実施例を示すブロック図、第２図は
前記実施例の動作説明のためのタイムチャート、第３図
は本発明におけるクロック選択回路の一実施例を示す回
路図である。 11A,11B……PLL回路、RAM1,RAM2,RAM3,RAM4……記憶手
段、12A,12B……書き込み制御回路、13A,13B……データ
セレクタ、14……クロック選択回路、15……読み出しア
ドレス生成回路、16……RAM選択クロック生成回路。
前記実施例の動作説明のためのタイムチャート、第３図
は本発明におけるクロック選択回路の一実施例を示す回
路図である。 11A,11B……PLL回路、RAM1,RAM2,RAM3,RAM4……記憶手
段、12A,12B……書き込み制御回路、13A,13B……データ
セレクタ、14……クロック選択回路、15……読み出しア
ドレス生成回路、16……RAM選択クロック生成回路。
Claims (1)
- 【請求項１】ビットレートが同一で位相が異なる複数の
ディジタル入力信号の時間差を補正する回路において、
２個一対の記憶手段を複数の入力信号に対応して複数組
設け、前記各ディジタル入力信号をそれぞれ各組のいず
れか一方の記憶手段に書き込む一方、各信号の書き込み
が終了している他方の記憶手段に対して、前記入力信号
のいずれか一方のクロックタイミングを用いて前記各組
の記憶手段の格納データを同時に読み出す制御手段を設
け、かつ前記ディジタル入力信号はPLL回路を介してロ
ックされた状態での信号であり、前記読み出し用のクロ
ックタイミングは、ロック状態となった信号のうち最も
若い順位のチャンネルのクロック信号であることを特徴
とするディジタル信号時間差補正回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029890A JPH0744537B2 (ja) | 1990-01-19 | 1990-01-19 | ディジタル信号時間差補正回路 |
| GB9100470A GB2240907B (en) | 1990-01-19 | 1991-01-09 | Digital signal time difference correcting circuit |
| US07/643,521 US5157696A (en) | 1990-01-19 | 1991-01-18 | Digital signal time difference correcting circuit |
| DE4101413A DE4101413A1 (de) | 1990-01-19 | 1991-01-18 | Schaltung zur zeitkorrektur zeitlich unterschiedlicher digitaler signale |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029890A JPH0744537B2 (ja) | 1990-01-19 | 1990-01-19 | ディジタル信号時間差補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214942A JPH03214942A (ja) | 1991-09-20 |
| JPH0744537B2 true JPH0744537B2 (ja) | 1995-05-15 |
Family
ID=11746363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029890A Expired - Lifetime JPH0744537B2 (ja) | 1990-01-19 | 1990-01-19 | ディジタル信号時間差補正回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5157696A (ja) |
| JP (1) | JPH0744537B2 (ja) |
| DE (1) | DE4101413A1 (ja) |
| GB (1) | GB2240907B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392318A (en) * | 1993-03-31 | 1995-02-21 | Intel Corporation | Method and apparatus for deskewing/resynchronizing data slices with variable skews |
| US5402453A (en) * | 1994-01-21 | 1995-03-28 | Panasonic Technologies, Inc. | Apparatus and method for reliably clocking a signal with arbitrary phase |
| GB2293062B (en) * | 1994-09-09 | 1996-12-04 | Toshiba Kk | Master-slave multiplex communication system and PLL circuit applied to the system |
| US6002280A (en) * | 1997-04-24 | 1999-12-14 | Mitsubishi Semiconductor America, Inc. | Adaptable output phase delay compensation circuit and method thereof |
| US6389553B1 (en) | 1998-05-26 | 2002-05-14 | Nortel Networks Limited | Redundant link delay maintenance circuit and method |
| US7305256B2 (en) * | 2001-02-05 | 2007-12-04 | Verizon Corporate Services Group Inc. | Method, apparatus and program for providing user-selected alerting signals in telecommunications devices |
| US7315957B1 (en) * | 2003-12-18 | 2008-01-01 | Nvidia Corporation | Method of providing a second clock while changing a first supplied clock frequency then supplying the changed first clock |
| JP4498048B2 (ja) * | 2004-07-28 | 2010-07-07 | エスアイアイ・ネットワーク・システムズ株式会社 | データ送受信システム及びデータ送受信方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057090B2 (ja) * | 1980-09-19 | 1985-12-13 | 株式会社日立製作所 | データ記憶装置およびそれを用いた処理装置 |
| JPS5758214A (en) * | 1980-09-24 | 1982-04-07 | Sony Corp | Forming circuit of data sampling clock |
| US4357702A (en) * | 1980-11-28 | 1982-11-02 | C.N.R., Inc. | Error correcting apparatus |
| US4803566A (en) * | 1983-08-01 | 1989-02-07 | Eastman Kodak Company | Digital time base correction using a reference bit |
| JPS63135034A (ja) * | 1986-11-26 | 1988-06-07 | Fujitsu Ltd | エラスチツクメモリ回路 |
-
1990
- 1990-01-19 JP JP1029890A patent/JPH0744537B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-09 GB GB9100470A patent/GB2240907B/en not_active Expired - Fee Related
- 1991-01-18 US US07/643,521 patent/US5157696A/en not_active Expired - Fee Related
- 1991-01-18 DE DE4101413A patent/DE4101413A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| GB2240907B (en) | 1994-03-30 |
| GB2240907A (en) | 1991-08-14 |
| JPH03214942A (ja) | 1991-09-20 |
| US5157696A (en) | 1992-10-20 |
| GB9100470D0 (en) | 1991-02-20 |
| DE4101413A1 (de) | 1991-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8760961B2 (en) | Write command and write data timing circuit and methods for timing the same | |
| US6134155A (en) | Synchronized circuit for coordinating address pointers across clock domains | |
| GB2232797A (en) | Ram based serial memory with pipelined look-ahead reading | |
| JP4456687B2 (ja) | ランダムアクセスメモリ並びに、同メモリへの書込み及び同メモリからの読出し方法 | |
| US4388701A (en) | Recirculating loop memory array having a shift register buffer for parallel fetching and storing | |
| JPH0744537B2 (ja) | ディジタル信号時間差補正回路 | |
| US4163291A (en) | Input-output control circuit for FIFO memory | |
| US7394721B1 (en) | Method and apparatus for data synchronization to local clock on memory reads | |
| KR20020052669A (ko) | 선입 선출 메모리 및 이 메모리의 플래그 신호 발생방법 | |
| US5488712A (en) | Memory circuit with pipeline processing | |
| US4152777A (en) | On chip buffering for optimizing performance of a bubble memory | |
| US6804166B2 (en) | Method and apparatus for operating a semiconductor memory at double data transfer rate | |
| JPS6386630A (ja) | 並列伝送路におけるフレ−ム同期方式 | |
| RU2081459C1 (ru) | Запоминающее устройство магазинного типа | |
| US4142248A (en) | Asynchronous storage loop type bubble chip architecture | |
| JPH027284A (ja) | 集積回路 | |
| JP3088144B2 (ja) | Ｆｉｆｏリセット回路 | |
| JPH01202021A (ja) | 書き込みタイミング信号発生回路 | |
| KR950001074B1 (ko) | 시리얼 입출력 메모리 장치 | |
| JPS6017139B2 (ja) | シリアルポ−ト方式 | |
| JPS6080193A (ja) | メモリシステム | |
| JPS61121597A (ja) | 時分割通話路方式及び装置 | |
| JPS5849960B2 (ja) | 情報チエツク方式 | |
| JPH0744521B2 (ja) | エラステイツクストアメモリ回路 | |
| JPH0758950B2 (ja) | フレームアライナ回路 |