JPH0744521B2 - エラステイツクストアメモリ回路 - Google Patents
エラステイツクストアメモリ回路Info
- Publication number
- JPH0744521B2 JPH0744521B2 JP60172493A JP17249385A JPH0744521B2 JP H0744521 B2 JPH0744521 B2 JP H0744521B2 JP 60172493 A JP60172493 A JP 60172493A JP 17249385 A JP17249385 A JP 17249385A JP H0744521 B2 JPH0744521 B2 JP H0744521B2
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- input
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、エラステイックストアメモリ回路、特に例え
ばデイジタル通信方式において不可欠な位相同期回路を
構成するために用いられるエラステイックストアメモリ
回路（一時記憶回路）に関するものである。
ばデイジタル通信方式において不可欠な位相同期回路を
構成するために用いられるエラステイックストアメモリ
回路（一時記憶回路）に関するものである。
第８図は従来の４ビット構成のエラステイックストアメ
モリ回路を示すブロック図である。同図において、１は
入力データハイウェイ、２は出力データハイウェイ、
（３−１），（３−２），（３−３），（３−４）はそ
れぞれ入力データを順番に入力されて保持する入力デー
タレジスタ（具体的に云うと、各レジスタは、マスター
スレイブＤ−フリップフロップにより構成されてい
る）、（４−１）は入力側のデコーダ回路であって、入
力データを入力データレジスタに取り込むとき、どのレ
ジスタに取り込むかを順に指定するためのもの、（４−
２）は出力側のデコーダ回路であって、セレクタ７に対
し、入力データレジスタ（３−１）〜（３−４）のうち
のどの出力を選択するかを指定するためのもの、であ
る。
モリ回路を示すブロック図である。同図において、１は
入力データハイウェイ、２は出力データハイウェイ、
（３−１），（３−２），（３−３），（３−４）はそ
れぞれ入力データを順番に入力されて保持する入力デー
タレジスタ（具体的に云うと、各レジスタは、マスター
スレイブＤ−フリップフロップにより構成されてい
る）、（４−１）は入力側のデコーダ回路であって、入
力データを入力データレジスタに取り込むとき、どのレ
ジスタに取り込むかを順に指定するためのもの、（４−
２）は出力側のデコーダ回路であって、セレクタ７に対
し、入力データレジスタ（３−１）〜（３−４）のうち
のどの出力を選択するかを指定するためのもの、であ
る。
（５−１）は入力側のフレーム入力ポート（データハイ
ウェイ上を伝送されるデータはフレーム構成をとって伝
送され、フレーム信号が挿入されている）、（５−２）
は入力側のクロック入力ポート、（６−１）は出力側の
フレーム入力ポート、（６−２）は出力側のクロック入
力ポート、７はシーケンシャル・セレクタ回路であっ
て、入力データレジスタ（３−１）〜（３−４）のうち
の一つを選択してその出力データをデータハイウェイ２
上に出力するためのもの、である。
ウェイ上を伝送されるデータはフレーム構成をとって伝
送され、フレーム信号が挿入されている）、（５−２）
は入力側のクロック入力ポート、（６−１）は出力側の
フレーム入力ポート、（６−２）は出力側のクロック入
力ポート、７はシーケンシャル・セレクタ回路であっ
て、入力データレジスタ（３−１）〜（３−４）のうち
の一つを選択してその出力データをデータハイウェイ２
上に出力するためのもの、である。
第９図は、第８図の回路における各部信号のタイムチャ
ートである。
ートである。
第８図及び第９図を参照して従来のエラステイックスト
アメモリ回路の回路動作を説明する。入力データハイウ
ェイ１上を伝送されてくる入力データは、入力側ポート
（５−１）から入力されるフレーム信号、ポート（５−
２）から入力されるクロックに同期して出力されるデコ
ーダ出力C0〜C4を用いて、フレーム内の入力タイムスロ
ット番号の位置に合わせて、入力データレジスタ（３−
１），（３−２），（３−３），（３−４）に順番に取
り込まれ保持される。
アメモリ回路の回路動作を説明する。入力データハイウ
ェイ１上を伝送されてくる入力データは、入力側ポート
（５−１）から入力されるフレーム信号、ポート（５−
２）から入力されるクロックに同期して出力されるデコ
ーダ出力C0〜C4を用いて、フレーム内の入力タイムスロ
ット番号の位置に合わせて、入力データレジスタ（３−
１），（３−２），（３−３），（３−４）に順番に取
り込まれ保持される。
一方、保持されたデータは、出力側ポート（６−１）か
ら入力されるフレーム信号、ポート（６−２）から入力
されるクロックに同期して、デコーダ回路（４−２）か
ら出力されるデコーダ出力S0,S1により指定された順序
でセレクタ７により選択され、出力ハイウェイ２上に転
送される。
ら入力されるフレーム信号、ポート（６−２）から入力
されるクロックに同期して、デコーダ回路（４−２）か
ら出力されるデコーダ出力S0,S1により指定された順序
でセレクタ７により選択され、出力ハイウェイ２上に転
送される。
この場合、入力側と出力側で同一の入力データレジスタ
を同時にアクセスすることのないようにフレーム信号
は、入力ポート（５−１）の側と出力ポート（６−１）
の側で位相を調整しておく。
を同時にアクセスすることのないようにフレーム信号
は、入力ポート（５−１）の側と出力ポート（６−１）
の側で位相を調整しておく。
本構成により、複数ビットにわたるエラステイックスト
ア動作が可能である。すなわち、エラステイックストア
メモリ（一時記憶回路）の機能は、長期的な平均周波数
がほとんど等しい二つのクロックの瞬時的な周波数差を
吸収することにあると云え、周期網で遅延変動がある
と、これを吸収するために用いられるものである。
ア動作が可能である。すなわち、エラステイックストア
メモリ（一時記憶回路）の機能は、長期的な平均周波数
がほとんど等しい二つのクロックの瞬時的な周波数差を
吸収することにあると云え、周期網で遅延変動がある
と、これを吸収するために用いられるものである。
さて、上述した従来のエラステイックストアメモリ回路
では、入力データハイウェイ１に対し入力データレジス
タ（３−１）〜（３−４）がすべてファンアウトとして
接続されるため、長いビット長のエラステイックストア
メモリを設計する際には、ビット長だけファンアウトの
数が増し、問題である。
では、入力データハイウェイ１に対し入力データレジス
タ（３−１）〜（３−４）がすべてファンアウトとして
接続されるため、長いビット長のエラステイックストア
メモリを設計する際には、ビット長だけファンアウトの
数が増し、問題である。
すなわち、ファンアウトの数が増すということは、入力
側のファンアウトは容量と考えてよいので、容量が増す
ことに相当し、これとハイウェイを構成する線路の抵抗
とにより定まる時定数で、ハイウェイ上を伝送されるデ
ータ波形がなまり、データの高速伝送性能が低下するこ
とになるからである。
側のファンアウトは容量と考えてよいので、容量が増す
ことに相当し、これとハイウェイを構成する線路の抵抗
とにより定まる時定数で、ハイウェイ上を伝送されるデ
ータ波形がなまり、データの高速伝送性能が低下するこ
とになるからである。
更に、入力データハイウェイ１に対するファンアウトが
大きいため、複数のエラステイックストアメモリを縦続
接続して更に長いビット長のエラステイックストアメモ
リを構成しようとする場合には、さらに大きなファンア
ウトになり、上記の不都合が更に増大するという欠点が
ある。
大きいため、複数のエラステイックストアメモリを縦続
接続して更に長いビット長のエラステイックストアメモ
リを構成しようとする場合には、さらに大きなファンア
ウトになり、上記の不都合が更に増大するという欠点が
ある。
そこで本発明においては、エラステイックストアメモリ
回路において、入力データハイウェイから入力データレ
ジスタを見たときのファンアウト数を減らすこと、を解
決すべき問題点としている。従って本発明は、上述のこ
とを可能とする構成のエラステイックストアメモリ回路
を提供することを目的とする。
回路において、入力データハイウェイから入力データレ
ジスタを見たときのファンアウト数を減らすこと、を解
決すべき問題点としている。従って本発明は、上述のこ
とを可能とする構成のエラステイックストアメモリ回路
を提供することを目的とする。
上記目的を達成するため、本発明では、ｎビット構成の
従来のエラステイックストアメモリ回路において、入力
データレジスタを、データ入力ハイウェイにつながる一
つのマスターラッチ回路と、該マスターラッチ回路を共
有するｎ個のスレーブラッチ回路により構成し、データ
入力ハイウェイから入力データレジスタを見たときのフ
ァンアウト数を１にした。
従来のエラステイックストアメモリ回路において、入力
データレジスタを、データ入力ハイウェイにつながる一
つのマスターラッチ回路と、該マスターラッチ回路を共
有するｎ個のスレーブラッチ回路により構成し、データ
入力ハイウェイから入力データレジスタを見たときのフ
ァンアウト数を１にした。
さらに入力側デコーダと出力側デコーダに、ｎビット構
成の当該エラステイックストアメモリ回路を多段に従属
接続する場合に備えたアウトプット端子とインプット端
子を設けた。
成の当該エラステイックストアメモリ回路を多段に従属
接続する場合に備えたアウトプット端子とインプット端
子を設けた。
このようにして本発明によれば、従来技術に比較してハ
ード量の削減が図れると共に、任意のピット長のエラス
テイックストアメモリ回路を構成できる拡張性に富んだ
エラステイックストアメモリを実現できる。
ード量の削減が図れると共に、任意のピット長のエラス
テイックストアメモリ回路を構成できる拡張性に富んだ
エラステイックストアメモリを実現できる。
次に図を参照して本発明の実施例を説明する。
第１図は４ビット構成の場合の本発明の一実施例を示す
ブロック図である。同図において、１は入力データハイ
ウェイ、２は出力データハイウェイ、３は４ビットのデ
ータを順番に入力されて保持することのできる入力デー
タレジスタ、（４−１）は入力側デコーダ回路、（４−
２）は出力側デコーダ回路、（５−１）は入力側フレー
ム入力ポート、（５−２）は入力側クロック入力ポー
ト、（６−１）は出力側フレーム入力ポート、（６−
２）は出力側クロック入力ポート、７はセレクタ回路、
（８−１），（８−２）はそれぞれこのエラステイック
ストアメモリ回路を複数個、縦続接続する際に用いるタ
ーミナルカウントアウトプット端子、（９−１），（９
−２）はそれぞれやはり縦続接続する際に用いるカウン
トイネーブルターミナルイップット端子、である。
ブロック図である。同図において、１は入力データハイ
ウェイ、２は出力データハイウェイ、３は４ビットのデ
ータを順番に入力されて保持することのできる入力デー
タレジスタ、（４−１）は入力側デコーダ回路、（４−
２）は出力側デコーダ回路、（５−１）は入力側フレー
ム入力ポート、（５−２）は入力側クロック入力ポー
ト、（６−１）は出力側フレーム入力ポート、（６−
２）は出力側クロック入力ポート、７はセレクタ回路、
（８−１），（８−２）はそれぞれこのエラステイック
ストアメモリ回路を複数個、縦続接続する際に用いるタ
ーミナルカウントアウトプット端子、（９−１），（９
−２）はそれぞれやはり縦続接続する際に用いるカウン
トイネーブルターミナルイップット端子、である。
第２図は第１図における入力データレジスタ３の詳細を
示す回路図である。同図において、Ｍはマスターラッチ
回路、SL1〜SL4はそれぞれスレーブラッチ回路、であ
る。
示す回路図である。同図において、Ｍはマスターラッチ
回路、SL1〜SL4はそれぞれスレーブラッチ回路、であ
る。
入力データハイウェイ１はマスターラッチ回路Ｍに接続
されているだけであるから、そのファンアウト数は１で
ある。スレーブラッチ回路SL1〜SL4はそれぞれマスター
ラッチ回路Ｍを共有することにより、レジスタ段を構成
する。
されているだけであるから、そのファンアウト数は１で
ある。スレーブラッチ回路SL1〜SL4はそれぞれマスター
ラッチ回路Ｍを共有することにより、レジスタ段を構成
する。
第３図は第１図における入力側デコーダ回路（４−１）
の詳細を示す回路図である。同図において、A1はアンド
回路、FF31〜FF34およびFF35はそれぞれフリップフロッ
プ回路である。
の詳細を示す回路図である。同図において、A1はアンド
回路、FF31〜FF34およびFF35はそれぞれフリップフロッ
プ回路である。
第４図は第１図における出力側デコーダ回路（４−２）
の詳細を示す回路図である。同図において、FF41〜FF43
およびFF44はそれぞれフリップフロップ回路である。
の詳細を示す回路図である。同図において、FF41〜FF43
およびFF44はそれぞれフリップフロップ回路である。
第５図は第１図におけるセレクタ回路７の詳細を示す回
路図である。
路図である。
第６図は第１図の回路における各部信号のタイムチャー
トである。
トである。
第１図乃至第６図を参照して本発明の一実施例の回路動
作を説明する。
作を説明する。
入力データハイウェイ１上を伝送されてきたデータは、
入力側のポート（５−１）から入力されるフレーム信号
FRM、ポート（５−２）から入力されるクロックCKに同
期しているが、入力側デコーダ（４−１）からのデコー
ダ出力C0〜C3およびクロックCKを用いて入力データレジ
スタ３に順次取り込まれ、ラッチされる。
入力側のポート（５−１）から入力されるフレーム信号
FRM、ポート（５−２）から入力されるクロックCKに同
期しているが、入力側デコーダ（４−１）からのデコー
ダ出力C0〜C3およびクロックCKを用いて入力データレジ
スタ３に順次取り込まれ、ラッチされる。
この際、第２図において、クロックCKはマスターラッチ
回路Ｍにその都度入力され、デコーダ出力C0〜C3は、ス
レーブラッチ回路SL1〜SL3に順次入力され、このように
して、この場合、４ビットのデータが１ビットずつ、ス
レーブラッチ回路SL1〜SL4にラッチされる。
回路Ｍにその都度入力され、デコーダ出力C0〜C3は、ス
レーブラッチ回路SL1〜SL3に順次入力され、このように
して、この場合、４ビットのデータが１ビットずつ、ス
レーブラッチ回路SL1〜SL4にラッチされる。
入力側デコーダ回路（４−１）は、第３図にその詳細を
示した通りであるが、複数のエラステイックストアメモ
リ回路を縦続接続して、４ビットを超える多数ビットの
エラステイックストアメモリを構成する場合に備えて、
TC（ターミナルカウントアウトプット）端子（８−１）
と、CET（カウントイネーブルターミナルインプット）
端子（９−１）とを備えている。
示した通りであるが、複数のエラステイックストアメモ
リ回路を縦続接続して、４ビットを超える多数ビットの
エラステイックストアメモリを構成する場合に備えて、
TC（ターミナルカウントアウトプット）端子（８−１）
と、CET（カウントイネーブルターミナルインプット）
端子（９−１）とを備えている。
第３図において、回路動作が４ビット分を超えると、フ
リップフロップFF35の出力側にあるTC端子（８−１）に
おける▲▼信号が“H"レベルになり、次段のエラス
テイックストアメモリ回路のCET端子（９−１）に入力
される。これにより、次段のエラステイックストアメモ
リ回路に含まれる入力側デコーダ回路において、アンド
回路A1が開き、クロックCKが入力されるので、該デコー
ダ回路が動作を始める。その結果、次段のエラステイッ
クストアメモリ回路における入力データレジスタにデー
タが取り込まれることになる。
リップフロップFF35の出力側にあるTC端子（８−１）に
おける▲▼信号が“H"レベルになり、次段のエラス
テイックストアメモリ回路のCET端子（９−１）に入力
される。これにより、次段のエラステイックストアメモ
リ回路に含まれる入力側デコーダ回路において、アンド
回路A1が開き、クロックCKが入力されるので、該デコー
ダ回路が動作を始める。その結果、次段のエラステイッ
クストアメモリ回路における入力データレジスタにデー
タが取り込まれることになる。
話を元に戻し、第２図に示す入力データレジスタ３（詳
しくはそのスレーブラッチ回路SL1〜SL4）に順次ラッチ
されたデータは、第５図に示すセレクタ回路７におい
て、第４図に示す出力側デコーダ（４−２）のデコード
出力S0,S1により指定された順序で、出力データハイウ
ェイ２上へ出力され転送される。
しくはそのスレーブラッチ回路SL1〜SL4）に順次ラッチ
されたデータは、第５図に示すセレクタ回路７におい
て、第４図に示す出力側デコーダ（４−２）のデコード
出力S0,S1により指定された順序で、出力データハイウ
ェイ２上へ出力され転送される。
この転送されたデータのタイミングおよびタイムスロッ
トは、出力側デコーダ（４−２）においてポート（６−
１）から入力されるフレーム信号およびポート（６−
２）から入力されるクロックに位相同期されたものであ
ることは勿論である。
トは、出力側デコーダ（４−２）においてポート（６−
１）から入力されるフレーム信号およびポート（６−
２）から入力されるクロックに位相同期されたものであ
ることは勿論である。
出力側デコーダ（４−２）においても、複数のエラステ
イックストアメモリ回路を縦続接続して、４ビットを超
える多数ビットのエラステイックストアメモリ回路を構
成する場合に備えて、TC（ターミナルカウントアウトプ
ット）端子（８−２）を備えている。
イックストアメモリ回路を縦続接続して、４ビットを超
える多数ビットのエラステイックストアメモリ回路を構
成する場合に備えて、TC（ターミナルカウントアウトプ
ット）端子（８−２）を備えている。
このTC端子（８−２）は、次段のエラステイックストア
メモリ回路におけるCET（カウントイネーブルターミナ
ルインプット）端子（９−２）に接続されている。そこ
で、出力側デコーダ（４−２）において、回路動作が４
ビット分を超えると、フリップフロップFF44の出力側に
あるCET端子（８−２）における▲▼信号が“H"レ
ベルになるので、次段のエラステイックストアメモリ回
路におけるアンド回路A2が開き、セレクタからの出力デ
ータを出力データハイウェイ２上へ転送することができ
るようになる。
メモリ回路におけるCET（カウントイネーブルターミナ
ルインプット）端子（９−２）に接続されている。そこ
で、出力側デコーダ（４−２）において、回路動作が４
ビット分を超えると、フリップフロップFF44の出力側に
あるCET端子（８−２）における▲▼信号が“H"レ
ベルになるので、次段のエラステイックストアメモリ回
路におけるアンド回路A2が開き、セレクタからの出力デ
ータを出力データハイウェイ２上へ転送することができ
るようになる。
第７図は複数のエラステイックストアメモリ回路を縦続
接続した状態を示す接続図である。同図において、20a
〜20dがそれぞれ本発明に係るエラステイックストアメ
モリ回路であり、ここでは４個の同メモリ回路が縦続接
続されている。
接続した状態を示す接続図である。同図において、20a
〜20dがそれぞれ本発明に係るエラステイックストアメ
モリ回路であり、ここでは４個の同メモリ回路が縦続接
続されている。
第７図について、これ以上、説明の必要はないであろ
う。
う。
以上説明したように、本発明によれば、入力データハイ
ウェイのファンアウト数が１であるために、本発明に係
るエラステイックストアメモリ回路を複数個、縦続接続
して更に大容量のエラステイックストアメモリ回路を構
成する場合に、単にその入力端子を並列に接続してすま
すことが可能であり、また個々の本発明に係るエラステ
イックストアメモリ回路には、自動的に次段のエラステ
イックストアメモリ回路にカウント情報を送出する端子
を設けているために、これを利用して簡単に任意のビッ
ト長のエラステイックストアメモリ回路を構成すること
ができ、拡張性に富んだエラステイックストアメモリを
提供できるという利点がある。
ウェイのファンアウト数が１であるために、本発明に係
るエラステイックストアメモリ回路を複数個、縦続接続
して更に大容量のエラステイックストアメモリ回路を構
成する場合に、単にその入力端子を並列に接続してすま
すことが可能であり、また個々の本発明に係るエラステ
イックストアメモリ回路には、自動的に次段のエラステ
イックストアメモリ回路にカウント情報を送出する端子
を設けているために、これを利用して簡単に任意のビッ
ト長のエラステイックストアメモリ回路を構成すること
ができ、拡張性に富んだエラステイックストアメモリを
提供できるという利点がある。
さらに、データレジスタのマスター側のラッチを共用す
ることによるハード量の節減という利点もある。
ることによるハード量の節減という利点もある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における入力データレジスタ３の詳細を示す回路
図、第３図は第１図における入力側デコーダ回路（４−
１）の詳細を示す回路図、第４図は第１図における出力
側デコーダ回路（４−２）の詳細を示す回路図、第５図
は第１図におけるセレクタ回路７の詳細を示す回路図、
第６図は第１図の回路における各部信号のタイムチャー
ト、第７図は複数のエラステイックストアメモリ回路を
縦続接続した状態を示す接続図、第８図は従来の４ビッ
ト構成のエラステイックストアメモリ回路を示すブロッ
ク図、第９図は第８図の回路における各部信号のタイム
チャート、である。 符号の説明 １……入力データハイウェイ、２……出力データハイウ
ェイ、３……入力データレジスタ、（４−１）……入力
側デコーダ、（４−２）……出力側デコーダ、（５−
１）……入力側フレーム入力端子、（５−２）……入力
側クロック入力端子、（６−１）……出力側フレーム入
力端子、（６−２）……出力側クロック入力端子、７…
…セレクタ、８……ターミナルカウントアウトプット端
子、９……カウントイネーブルターミナルインプット端
子、20a〜20d……本発明に係るエラステイックストアメ
モリ回路
第１図における入力データレジスタ３の詳細を示す回路
図、第３図は第１図における入力側デコーダ回路（４−
１）の詳細を示す回路図、第４図は第１図における出力
側デコーダ回路（４−２）の詳細を示す回路図、第５図
は第１図におけるセレクタ回路７の詳細を示す回路図、
第６図は第１図の回路における各部信号のタイムチャー
ト、第７図は複数のエラステイックストアメモリ回路を
縦続接続した状態を示す接続図、第８図は従来の４ビッ
ト構成のエラステイックストアメモリ回路を示すブロッ
ク図、第９図は第８図の回路における各部信号のタイム
チャート、である。 符号の説明 １……入力データハイウェイ、２……出力データハイウ
ェイ、３……入力データレジスタ、（４−１）……入力
側デコーダ、（４−２）……出力側デコーダ、（５−
１）……入力側フレーム入力端子、（５−２）……入力
側クロック入力端子、（６−１）……出力側フレーム入
力端子、（６−２）……出力側クロック入力端子、７…
…セレクタ、８……ターミナルカウントアウトプット端
子、９……カウントイネーブルターミナルインプット端
子、20a〜20d……本発明に係るエラステイックストアメ
モリ回路
Claims (1)
- 【請求項１】データ入力線につながるｎ段構成（但し、
ｎは任意の整数）の入力データレジスタと、入力側クロ
ックを受けてデコード出力を発生し、該デコード出力を
前記データレジスタへ供給することにより、前記データ
入力線から前記データレジスタを構成するｎ段の各々へ
データを順次取り込む第１のデコーダと、前記入力デー
タレジスタの出力側とデータ出力線との間に接続された
セレクタと、出力側クロックを受けてデコード出力を発
生し、該デコード出力を前記セレクタへ供給することに
より、該セレクタをして、前記データレジスタを構成す
るｎ段の各々からの出力データのうち、一つを選択して
データ出力線上に出力せしめる第２のデコーダと、から
成り、 前記入力側クロックと出力側クロックとの間の位相差を
吸収するようにしたエラスティックストアメモリ回路に
おいて、 前記入力データレジスタを、データ入力線につながる一
つのマスターラッチ回路と、該マスターラッチ回路を共
有するｎ個のスレープラッチ回路により構成し、前記第
１のデコーダは、そのデコード出力を前記ｎ個のスレー
プラッチ回路へ順次供給して前記マスターラッチ回路か
ら１クロック幅で１ビットずつ入力されたデータをラッ
チさせるようにして、データ入力線から入力データレジ
スタを見たファンアウト数を見掛け上、１にすると共
に、 前記第１及び第２のデコーダは各々、当該メモリ回路を
多段に縦続接続する場合に備えて、 当該メモリ回路のメモリ容量を構成するｎ段の中の最終
段に対応するデコード出力を出力した後、次段のメモリ
回路を起動するためのイネーブル信号を出力するアウト
プット端子と、 前段のメモリ回路のアウプット端子から出力されたイネ
ーブル信号を受けて当該メモリ回路を起動するためのイ
ンプット端子と、を備えたことを特徴とするエラスティ
ックストアメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172493A JPH0744521B2 (ja) | 1985-08-07 | 1985-08-07 | エラステイツクストアメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172493A JPH0744521B2 (ja) | 1985-08-07 | 1985-08-07 | エラステイツクストアメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6234437A JPS6234437A (ja) | 1987-02-14 |
| JPH0744521B2 true JPH0744521B2 (ja) | 1995-05-15 |
Family
ID=15942997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172493A Expired - Fee Related JPH0744521B2 (ja) | 1985-08-07 | 1985-08-07 | エラステイツクストアメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744521B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111078150A (zh) * | 2019-12-18 | 2020-04-28 | 成都定为电子技术有限公司 | 一种高速存储设备及不间断扩容方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464934A (en) * | 1977-11-02 | 1979-05-25 | Nippon Telegr & Teleph Corp <Ntt> | Elastic store circuit |
-
1985
- 1985-08-07 JP JP60172493A patent/JPH0744521B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6234437A (ja) | 1987-02-14 |
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