JPH0745603A

JPH0745603A - 半導体装置の製造方法及びその製造工程の管理方法

Info

Publication number: JPH0745603A
Application number: JP5204702A
Authority: JP
Inventors: Nobuyoshi Fujimaki; 延嘉藤巻
Original assignee: Shin-Etsu Handotai Co Ltd
Current assignee: Shin-Etsu Handotai Co Ltd
Priority date: 1993-07-27
Filing date: 1993-07-27
Publication date: 1995-02-14

Abstract

(57)【要約】【目的】半導体基板に形成する酸化膜の品質を再現性
よく制御する。【構成】クリーンルーム内で半導体装置を製造する方
法において、前記クリーンルーム内の相対湿度を５０％
未満に保持する。また、半導体装置をクリーンルーム内
で製造する工程を管理する方法において、前記クリーン
ルーム内でＭＯＳ構造を有する半導体基板を作製し、該
半導体基板の容量特性の変動を測定してその測定結果に
基づいて前記クリーンルーム内の相対湿度を調整する。
前記容量特性は、容量−電圧特性（Ｃ−Ｖ特性）又は／
及び容量の時間応答特性（Ｃ−ｔ特性）である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
及びその製造工程の管理方法に関し、さらに詳しくは、
半導体装置をクリーンルーム内で製造する際のクリーン
ルームの環境を管理して半導体基板や半導体集積回路の
酸化膜の品質を改善する方法に関する。

【０００２】

【発明の背景技術】半導体集積回路の高集積化、高性能
化は目ざましいものがあり、それに伴ってデバイス製造
プロセスも複雑、高度化の方向を辿っている。このよう
な方向の中で、特に金属汚染による影響がクローズアッ
プされてきており、性能、歩留り、信頼性の高いデバイ
スを得るためには、半導体基板の表面や製造工程におけ
る金属不純物汚染を１０¹⁰ｃｍ^-2以下にする必要がある
と言われている。

【０００３】また、半導体工場内、特に半導体基板のプ
ロセスが実際に行われるクリーンルーム内での汚染の発
生源は、環境、作業者、装置、材料の４つに分類される
（詳しくはＳｅｍｉｃｏｎＮＥＷＳ，１９８９．１
１，第４５〜４８頁を参照）。これら４つのうち、環
境、即ちクリーンルーム内の雰囲気の清浄度について
は、フィルター技術や構造設計技術の進展によりかなり
のレベルに達し、製造プロセスの汚染源としての比重は
十分小さくなってきている。

【０００４】

【発明が解決しようとする課題】ところで、本発明者等
の試験によれば、半導体基板上に酸化膜を形成する場
合、クリーンルーム内の温度や清浄度、あるいは使用さ
れる薬液やガス等の純度をほぼ同じレベルにして製造プ
ロセスの汚染源としての比重を小さくさせても、形成し
た酸化膜の品質はクリーンルーム内の相対湿度に大きく
左右され、一定とはならないことが分った。

【０００５】また、クリーンルーム内の相対湿度が高い
場合、品質の異なる半導体基板上にＭＯＳデバイスを作
製してその特性を比較しても、両基板のＭＯＳデバイス
の特性はクリーンルーム内の相対湿度の影響を受けるこ
とにより、その品質の差が分らなくなってしまうという
問題があった。

【０００６】クリーンルーム内の相対湿度については、
その変動幅を±２％に制御する技術が開発されている
（詳しくは実践ＬＳＩ工場清浄化技術、１９８５年１１
月３０日発行、第１６１〜１６３頁を参照）。しかしな
がら、クリーンルーム内で半導体装置を製造する場合
に、クリーンルーム内の相対湿度を具体的に何％にすれ
ば適切であるのか、その判断基準を与える方法や思想は
前記文献にも記述されておらず、現在までのところその
他の文献等でも開示されていない。

【０００７】半導体基板上に形成される酸化膜の品質を
一定に保つことは、半導体集積回路の微細化、高密度
化、高速化や高歩留り化を図る上で、今後益々重要とな
ってくる。そして、酸化膜の品質を一定に保つには、ク
リーンルーム内の相対湿度等の環境を益々厳しく管理す
る必要がある。

【０００８】そこで本発明は、半導体基板や集積回路を
製造するにあたり、その酸化膜の品質を再現性よく制御
するために製造工程を厳格に管理して半導体基板や集積
回路の品質を改善することを可能とした半導体装置の製
造方法及びその製造工程を管理する方法を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、本発明者らは、クリーンルーム内の相対湿度を変え
て、熱酸化膜を形成し、ＭＯＳ型半導体デバイスを作製
して試験を行ったところ、Ｃ−ｔ特性による少数キャリ
アの発生ライフタイムτｇ（詳しくはＺ．ａｎｇｅｗ．
Ｐｈｙｓ．，２２．，１９６６，第３０〜３３頁を参
照：文献１）やＣ−Ｖ特性のＢＴ処理によるＶｆｂの変
化量（詳しくは徳山巌著、ＭＯＳデバイス、工業調査会
発行、第７頁、第５８頁を参照：文献２）は、相対湿度
に大きく影響されることを見出した。

【００１０】本発明は係る知見に基づいてなされたもの
で、クリーンルーム内で半導体装置を製造する方法にお
いて、前記クリーンルーム内の相対湿度を５０％未満に
保持することを特徴とする半導体装置の製造方法を提供
する。

【００１１】本発明における半導体装置の製造方法にお
いては、特に半導体基板上に半導体酸化膜を形成する工
程を含み、良質な酸化膜を形成しようとするものであ
る。

【００１２】また本発明は、クリーンルーム内で半導体
装置を製造する工程を管理する方法において、前記クリ
ーンルーム内でＭＯＳ構造を有する半導体基板を作製し
てその容量特性の変動を測定し、その測定結果に基づい
てクリーンルーム内の相対湿度を調整することを特徴と
する半導体装置の製造工程の管理方法を提供する。

【００１３】前記容量特性は、容量−電圧特性（Ｃ−Ｖ
特性）又は／及び容量の時間応答特性（Ｃ−ｔ特性）で
ある。すなわち、Ｃ−ｔ特性による少数キャリアの発生
ライフタイムτｇやＣ−Ｖ特性のＢＴ処理後のＶｆｂの
変化量の変動からクリーンルーム内の環境の変動を判断
するようにしたものである。

【００１４】

【作用】半導体基板上に形成した酸化膜は親水性である
ため、水分を吸収し易くなっている。特に熱処理した直
後の酸化膜は、温度が室温に比べてかなり高くなってい
るために、水分を拡散、浸透し易い状態となっている。

【００１５】酸化膜中への水分の拡散、浸透の量は、ク
リーンルーム内雰囲気中に存在している飽和水蒸気量に
比例しているものと考えられる。従って、相対湿度が高
い場合、酸化膜中へ拡散、浸透された水分量は多くな
り、酸化膜中に存在する未結合電子対に吸着、結合し電
子トラップを形成するものと考えることができる。

【００１６】酸化膜中に電子トラップが存在すると、ゲ
ート電極に正の電圧を印加した場合には、該電子トラッ
プが電子を放出する。この電子は電極側に流れ、酸化膜
中に正の電荷を形成する。この正電荷がデバイスの諸特
性に悪影響を及ぼすこととなる。

【００１７】具体的な例として、ｐ型半導体基板上に酸
化膜及び金属膜を形成し、このようなＭＯＳ構造を有す
る半導体基板においてＣ−ｔ特性から少数キャリアの発
生ライフタイムを求める場合を考える。この場合、通常
は正の定電圧を印加して少数キャリアである電子を半導
体基板表面に引き寄せ、反転層が形成されるまでの容量
変化を測定してこれから発生ライフタイムを求めること
になる。しかし、電子トラップが多数存在する場合に
は、余分な電子が半導体基板表面に供給されることにな
る。その結果、電子トラップによる影響が無い場合に比
べて反転層が速く形成され、見かけ上の発生ライフタイ
ムが短くなる。

【００１８】また、上記半導体基板にＢＴ処理を施して
その前後のＣ−Ｖ特性から可動イオンの量を求める場合
は、半導体基板の温度を１５０〜３００℃位に上げると
ともに正の電圧を印加し（ＢＴ処理）、このＢＴ処理の
前後に室温で測定したＣ−Ｖ特性のＶｆｂシフト量から
可動イオンの量が算出される。しかし、ここでも、電子
トラップが多数存在する場合には、酸化膜中より電子が
放出されて酸化膜中に正の電荷が発生するために、見か
け上の可動イオン量が多くなる。

【００１９】さらに、このＢＴ処理前のＣ−Ｖ特性の測
定においては、負から正（および正から負）の電圧を印
加してＭＯＳ構造の容量を測定するが、ここでも、電子
トラップが多数存在する場合には、酸化膜中より電子が
放出されて酸化膜中に正の電荷が発生して見かけ上の固
定電荷量が多くなる。但し、固定電荷の量は、室温でス
トレス電圧の無い状態で測定されるために、可動イオン
量に比べるとわずかである。

【００２０】従って、クリーンルーム内で半導体基板や
半導体集積回路を製造する場合、良質な酸化膜を形成す
るためだけでなく、この酸化膜を含むＭＯＳデバイスの
諸特性を正確に評価するためには、クリーンルーム内の
相対湿度をあるレベル以下にする必要がある。本発明者
等による検討の結果、上記のような酸化膜中への水分の
浸透による影響を極力低減するためには、クリーンルー
ム内の相対湿度を５０％未満にする必要があることを見
出し、本発明に至った。

【００２１】

【実施例】以下、本発明の実施例を挙げてさらに具体的
に説明する。［実施例１］まず、半導体基板の結晶品種とそれから得
られるＭＯＳ型半導体デバイスの特性との関係を調べる
ために、直径５”φ、面方位〈１００〉、導電型ｐ型、
比抵抗約１０Ωｃｍの窒素ドープＦＺ−Ｓｉウエーハ
（以下、このウエーハを「ＦＺ」と略記する。）とＣＺ
−Ｓｉウエーハをそれぞれ用意した。ＣＺ−Ｓｉウエー
ハについては、その含有格子間酸素濃度が約１．４×１
０¹⁸ａｔｏｍｓ／ｃｍ³のもの（以下、このウエーハを
「ＣＺ−１」と略記する。）と、この品種のＣＺ−Ｓｉ
ウエーハにイントリンジックゲッタリング処理（１１０
０℃を２時間、６５０℃を８時間、及び１０００℃を１
６時間の熱処理）を施したもの（以下、このウエーハを
「ＣＺ−２」と略記する。）を用意した。

【００２２】次に、クリーンルーム内の相対湿度とＭＯ
Ｓ型半導体デバイスの特性との関係を調べるために、純
水を使ってクリーンルーム内の相対湿度を調整し、ＭＯ
Ｓキャパシタを作製する工程が終了するまでは一定の相
対湿度に保った。

【００２３】ＭＯＳキャパシタは、次に述べる手順に従
って作製した。まず、酸化前にウエーハ表面を清浄化す
るために洗浄を施し、乾燥後、直ちに酸化炉に挿入し
た。ゲート酸化膜は、１０００℃で１時間半、ウエット
酸素雰囲気中（水素と酸素の燃焼法）で５００ｎｍ形成
し、引き続き窒素雰囲気中で１時間熱処理を施した。

【００２４】ここで、固定電荷密度を低減させるため
に、特願平４−３５５２６９号に記載した方法を用い、
酸化・アニール中の雰囲気ガスの隙間線速を８０ｃｍ／
ｍｉｎとし、ウエーハ引き出し時の該隙間線速を４００
ｃｍ／ｍｉｎとした。その後、この時に形成されたシリ
コン酸化膜上にＡｌ電極のＭＯＳキャパシタを作製し、
界面準位密度を減らすために４００℃で３０分、水素
（３％）及び窒素（９７％）の混合雰囲気中で熱処理し
た。

【００２５】ＭＯＳ特性の測定には、ゲート面積が１．
８１ｍｍ²のＭＯＳキャパシタを用いた。Ｃ−ｔ特性
は、最初は−１８Ｖの電圧を印加して蓄積状態にし、次
に＋１８Ｖの電圧を印加して空乏状態での容量変化を測
定した。この測定結果から、少数キャリアの発生ライフ
タイムをＺｅｒｂｓｔプロット（Ｚ．ａｎｇｅｗ．Ｐｈ
ｙｓ．，２２．，１９６６，第３０〜３３頁を参照）に
より算出し、その結果を図１に示した。

【００２６】同図の結果から明らかなように、クリーン
ルーム内の相対湿度が５０％未満では、少数キャリアの
発生ライフタイムはＦＺが最も長く、続いてＣＺ−２、
ＣＺ−１の順となる。従って、結晶品質の差、即ち結晶
品質が良い順にＦＺ＞ＣＺ−２＞ＣＺ−１となることが
明らかになっている。しかも、同一種類のウエーハ間の
特性のバラツキは小さい。従って、相対湿度が５０％未
満ではいずれの種類のウエーハも結晶品質が比較的良
く、且つ異なる種類のウエーハ間での結晶品質の差を容
易に評価することができる。

【００２７】しかし、相対湿度がほぼ５０％のときに少
数キャリアの発生ライフタイムが低下し始め、且つ同一
種類のウエーハ間での値のバラツキが大きくなってい
る。さらに、相対湿度が６０％以上では、少数キャリア
の発生ライフタイムの値が低くなり、且つ異なる種類の
ウエーハ間での値の差が小さくなっている。従って、ク
リーンルーム内の相対湿度が５０％以上になると、いず
れの種類のウエーハの酸化膜の品質も低下し、且つ異な
る種類のウエーハ間での差が小さくなり、ウエーハ間で
の特性の差を評価することが極めて困難となることが明
らかとなった。

【００２８】次に、ＢＴ処理の前後でのＣ−Ｖ特性を測
定した。ＢＴ処理は、ＭＯＳキャパシタの温度を２５０
℃に上げ、＋２５の電圧を５分印加した。このＢＴ処理
の前後に、室温でＣ−Ｖ特性を測定し、Ｖｆｂのシフト
量から算出した電荷量を可動イオン量として図２に示し
た。同図の結果から明らかなように、クリーンルーム内
の相対湿度が５０％未満では、可動イオン量は約１×１
０¹⁰／ｃｍ²と低かったが、相対湿度が５０％で増加し
始め、且つばらつきが大きくなっており、６０％以上で
はその値が約１×１０¹¹／ｃｍ²とかなり高くなってい
る。

【００２９】次に、固定電荷量を求めた。固定電荷量
は、室温で測定したＣ−Ｖ特性のＶｆｂ値より算出し、
その結果を図３に示した。同図の結果から明らかなよう
に、クリーンルームの相対湿度が５０％未満では、固定
電荷密度は約１．４×１０¹⁰／ｃｍ²と低かったが、相
対湿度が５０％で増加し始め、且つばらつきが大きくな
っており、６０％以上ではその値が約２．５×１０¹⁰／
ｃｍ²と高くなっている。

【００３０】

【発明の効果】以上説明したように本発明によれば、半
導体基板や半導体集積回路を製造するときのクリーンル
ーム内の相対湿度を５０％未満とすることにより、結晶
品質の正確な評価を行え、また、高品質の酸化膜を形成
できる極めて明確な半導体基板の製造方法の提供が可能
となる。

【００３１】従って、この方法によれば、半導体基板上
に形成された酸化膜の品質を一定に保つことが可能にな
る。

【図面の簡単な説明】

【図１】本実施例におけるＭＯＳキャパシタのＣ−ｔ特
性による少数キャリアの発生ライフタイムτｇとクリー
ンルーム内の相対湿度との関係を示すグラフである。

【図２】本実施定におけるＭＯＳキャパシタのＢＴ法に
よる可動イオンＱｍとクリーンルーム内の相対湿度との
関係を示すグラフである。

【図３】本実施例におけるＭＯＳキャパシタのＣ−Ｖ特
性による固定電荷Ｑｆとクリーンルーム内の相対湿度と
の関係を示すグラフである。

Claims

【特許請求の範囲】

【請求項１】クリーンルーム内で半導体装置を製造す
る方法において、前記クリーンルーム内の相対湿度を５
０％未満に保持することを特徴とする半導体装置の製造
方法。
【請求項２】前記半導体装置を製造する方法は半導体
基板上に半導体酸化膜を形成する工程を含む請求項１に
記載の半導体装置の製造方法。
【請求項３】クリーンルーム内で半導体装置を製造す
る工程を管理する方法において、前記クリーンルーム内
でＭＯＳ構造を有する半導体基板を作製してその容量特
性の変動を測定し、その測定結果に基づいてクリーンル
ーム内の相対湿度を調整することを特徴とする半導体装
置の製造工程の管理方法。
【請求項４】前記容量特性は、容量−電圧特性（Ｃ−
Ｖ特性）又は／及び容量の時間応答特性（Ｃ−ｔ特性）
である請求項３に記載の半導体装置の製造工程の管理方
法。