JPH0745828A - 絶縁ゲート型電界効果トランジスタおよびその製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタおよびその製造方法Info
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- JPH0745828A JPH0745828A JP20581193A JP20581193A JPH0745828A JP H0745828 A JPH0745828 A JP H0745828A JP 20581193 A JP20581193 A JP 20581193A JP 20581193 A JP20581193 A JP 20581193A JP H0745828 A JPH0745828 A JP H0745828A
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Abstract
(57)【要約】
【目的】 ショートチャンネル効果の影響を受けにくく
かつソース・ドレイン領域の接合容量の小さい絶縁ゲー
ト型電界効果トランジスタおよびその製造方法の提供。 【構成】 ソース・ドレイン領域３０９に不純物を注入
する第１の工程と、より浅く注入する第２の工程と、急
速熱加熱法で熱処理する工程を含む絶縁ゲート型電界効
果トランジスタおよびその製造方法。
かつソース・ドレイン領域の接合容量の小さい絶縁ゲー
ト型電界効果トランジスタおよびその製造方法の提供。 【構成】 ソース・ドレイン領域３０９に不純物を注入
する第１の工程と、より浅く注入する第２の工程と、急
速熱加熱法で熱処理する工程を含む絶縁ゲート型電界効
果トランジスタおよびその製造方法。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート型電界効果ト
ランジスタの構造およびその製造方法に係わり、特にシ
ョートチャンネル効果の影響を受けにくく、かつソース
領域およびドレイン領域の接合容量の小さい絶縁ゲート
型電界効果トランジスタの構造およびその製造方法に関
する。
ランジスタの構造およびその製造方法に係わり、特にシ
ョートチャンネル効果の影響を受けにくく、かつソース
領域およびドレイン領域の接合容量の小さい絶縁ゲート
型電界効果トランジスタの構造およびその製造方法に関
する。
【０００２】
【従来の技術】以下絶縁ゲート型電界効果トランジスタ
の代表例であるＭＯＳ ＦＥＴについて説明する。図１
はＭＯＳ ＦＥＴの代表的な構造３種類を示しており、
図中、（ａ）はＳＤ（Ｓｉｎｇｌｅ Ｄｒａｉｎ） Ｍ
ＯＳ ＦＥＴ の構造、（ｂ）はＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ） ＭＯＳ ＦＥＴの構
造、そして（ｃ）はＧＤＤ（Ｇｒａｄｅｄ Ｄｏｐｅｄ
Ｄｒａｉｎ） ＭＯＳＦＥＴの構造である。ＳＤが最
初に考案された構造である。その後、素子が微細化する
に従い、Ｎｃｈ ＭＯＳ ＦＥＴにおいてホットキャリ
アに起因する信頼性の低下が問題となり、ＬＤＤが考案
された。
の代表例であるＭＯＳ ＦＥＴについて説明する。図１
はＭＯＳ ＦＥＴの代表的な構造３種類を示しており、
図中、（ａ）はＳＤ（Ｓｉｎｇｌｅ Ｄｒａｉｎ） Ｍ
ＯＳ ＦＥＴ の構造、（ｂ）はＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ） ＭＯＳ ＦＥＴの構
造、そして（ｃ）はＧＤＤ（Ｇｒａｄｅｄ Ｄｏｐｅｄ
Ｄｒａｉｎ） ＭＯＳＦＥＴの構造である。ＳＤが最
初に考案された構造である。その後、素子が微細化する
に従い、Ｎｃｈ ＭＯＳ ＦＥＴにおいてホットキャリ
アに起因する信頼性の低下が問題となり、ＬＤＤが考案
された。
【０００３】図１（ｂ）に示されたＬＤＤの製造上の特
徴はゲート電極１０１形成後、ソース・ドレイン領域に
不純物濃度の低いＮ- 層１０２を形成し、さらに不純物
イオン注入時のマスクとなる酸化膜１０３をゲート電極
の両サイドに形成した後、ソース・ドレイン領域に不純
物濃度の高いＮ+ 層１０４を形成することである。Ｎ-
層１０２が電界を緩和することにより、ホットキャリア
に対する信頼性を向上している。
徴はゲート電極１０１形成後、ソース・ドレイン領域に
不純物濃度の低いＮ- 層１０２を形成し、さらに不純物
イオン注入時のマスクとなる酸化膜１０３をゲート電極
の両サイドに形成した後、ソース・ドレイン領域に不純
物濃度の高いＮ+ 層１０４を形成することである。Ｎ-
層１０２が電界を緩和することにより、ホットキャリア
に対する信頼性を向上している。
【０００４】また、図１（ｃ）に示されたＧＤＤの構造
上の特徴はソース・ドレイン領域のＮ+ 層１０５全体を
囲む形でＮ- 層１０６を形成させることであり、これに
よってＬＤＤ同様ホットキャリヤへの信頼性が向上する
とともに、Ｎ- 層がソース・ドレイン領域の接合部全体
の耐圧性が高まる効果も生ずる。製造上の特徴はまずＮ
- 層となる不純物をイオン注入した後、熱処理を加え
て、その領域を広げ、次にＮ+ 層となる不純物をイオン
注入して再び熱処理を加えることである。
上の特徴はソース・ドレイン領域のＮ+ 層１０５全体を
囲む形でＮ- 層１０６を形成させることであり、これに
よってＬＤＤ同様ホットキャリヤへの信頼性が向上する
とともに、Ｎ- 層がソース・ドレイン領域の接合部全体
の耐圧性が高まる効果も生ずる。製造上の特徴はまずＮ
- 層となる不純物をイオン注入した後、熱処理を加え
て、その領域を広げ、次にＮ+ 層となる不純物をイオン
注入して再び熱処理を加えることである。
【０００５】さて高耐圧・高信頼性という意味では上記
ＬＤＤおよびＧＤＤの構造および製造方法で対応できた
がＭＯＳ ＦＥＴの微細化が進み、ゲート長が０．５μ
ｍ以下になってくると上記問題に加えショートチャンネ
ル効果の影響が顕著になってきた。ショートチャンネル
効果を抑制する手段としては（１）ウエルの不純物濃度
を高くする，（２）ソース・ドレイン領域の不純物層を
薄くする，の２つの方法がある。先に説明したＬＤＤお
よびＧＤＤの構造でゲート長が０．５μｍ以下のＭＯＳ
ＦＥＴにおいて、ＧＤＤはソース・ドレイン領域の不
純物層を薄くすることが困難である。そこで、ＬＤＤ構
造にショートチャンネル効果を抑制する前述２つの手段
を適用することで高信頼性を保ちながらショートチャン
ネル効果を低減する試みがなされている。
ＬＤＤおよびＧＤＤの構造および製造方法で対応できた
がＭＯＳ ＦＥＴの微細化が進み、ゲート長が０．５μ
ｍ以下になってくると上記問題に加えショートチャンネ
ル効果の影響が顕著になってきた。ショートチャンネル
効果を抑制する手段としては（１）ウエルの不純物濃度
を高くする，（２）ソース・ドレイン領域の不純物層を
薄くする，の２つの方法がある。先に説明したＬＤＤお
よびＧＤＤの構造でゲート長が０．５μｍ以下のＭＯＳ
ＦＥＴにおいて、ＧＤＤはソース・ドレイン領域の不
純物層を薄くすることが困難である。そこで、ＬＤＤ構
造にショートチャンネル効果を抑制する前述２つの手段
を適用することで高信頼性を保ちながらショートチャン
ネル効果を低減する試みがなされている。
【０００６】
【発明が解決しようとする課題】しかしながら、ウエル
の不純物濃度を高くすることはソース・ドレイン領域の
Ｎ+ 層とＰ型ウエルとのＮ−Ｐ接合容量を大きくしてし
まい、素子の高速化の障害になるという問題がある。一
方、ソース・ドレイン領域の不純物層を薄くする具体的
製造方法の１つに、近年多く検討されている急速熱加熱
法がある。これは不純物イオン注入後の活性化を短時間
で行うことで不純物の再分布を防ぎ、不純物層を薄くす
る方法である。図２に従来の電気炉による活性化後の不
純物デプスプロファイル２０１と、急速熱加熱法の一例
であるランプアニール法による活性化後の不純物デプス
プロファイル２０２を示す。図２に示すように、ランプ
アニール法では確かに不純物の侵入深さは浅くなるが、
深さ方向に対する濃度勾配は逆に大きくなることがわか
る。このことはソース・ドレイン領域のＮ+ 層とＰ型ウ
エルとのＮ−Ｐ接合容量の増大を引き起こし、ウエルの
濃度を高くすることと同様に素子の高速化の障害になる
という問題がある。
の不純物濃度を高くすることはソース・ドレイン領域の
Ｎ+ 層とＰ型ウエルとのＮ−Ｐ接合容量を大きくしてし
まい、素子の高速化の障害になるという問題がある。一
方、ソース・ドレイン領域の不純物層を薄くする具体的
製造方法の１つに、近年多く検討されている急速熱加熱
法がある。これは不純物イオン注入後の活性化を短時間
で行うことで不純物の再分布を防ぎ、不純物層を薄くす
る方法である。図２に従来の電気炉による活性化後の不
純物デプスプロファイル２０１と、急速熱加熱法の一例
であるランプアニール法による活性化後の不純物デプス
プロファイル２０２を示す。図２に示すように、ランプ
アニール法では確かに不純物の侵入深さは浅くなるが、
深さ方向に対する濃度勾配は逆に大きくなることがわか
る。このことはソース・ドレイン領域のＮ+ 層とＰ型ウ
エルとのＮ−Ｐ接合容量の増大を引き起こし、ウエルの
濃度を高くすることと同様に素子の高速化の障害になる
という問題がある。
【０００７】本発明のは上記の点を解決しようとするも
ので、その目的はショートチャンネル効果の影響を受け
にくく、かつソース・ドレイン領域の接合容量の小さい
絶縁ゲート型電界効果トランジスタの構造およびその製
造方法を提供することである。
ので、その目的はショートチャンネル効果の影響を受け
にくく、かつソース・ドレイン領域の接合容量の小さい
絶縁ゲート型電界効果トランジスタの構造およびその製
造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明では上記目的を達
成するために、ソース領域およびドレイン領域の形成工
程において、ソース・ドレイン領域を形成する不純物を
イオン注入する工程を２回に分け、前記ソース・ドレイ
ン領域における深さ方向の濃度勾配を小さくする方法を
考案した。すなわち従来の如くソース・ドレイン領域に
不純物をイオン注入する第１の工程に加え、前記第１の
工程よりも浅くイオン注入する第２の工程を含む製造方
法を考案した。さらに、上記不純物のイオン注入工程に
加え、注入した不純物の再分布を抑制し、不純物層を薄
く保つために、前記第１および第２の工程の後に急速熱
加熱法で熱処理する工程を含む製造方法を考案した。
成するために、ソース領域およびドレイン領域の形成工
程において、ソース・ドレイン領域を形成する不純物を
イオン注入する工程を２回に分け、前記ソース・ドレイ
ン領域における深さ方向の濃度勾配を小さくする方法を
考案した。すなわち従来の如くソース・ドレイン領域に
不純物をイオン注入する第１の工程に加え、前記第１の
工程よりも浅くイオン注入する第２の工程を含む製造方
法を考案した。さらに、上記不純物のイオン注入工程に
加え、注入した不純物の再分布を抑制し、不純物層を薄
く保つために、前記第１および第２の工程の後に急速熱
加熱法で熱処理する工程を含む製造方法を考案した。
【０００９】すなわち請求項２に係わる発明は、第１導
電型の半導体基板の表面にチャンネル領域をはさんで形
成された第２導電型のソース領域およびドレイン領域、
ならびに前記チャンネル領域の上に絶縁膜を介して形成
されたゲート電極とを有する絶縁ゲート型電界効果トラ
ンジスタの製造方法において、前記第２導電型のソース
領域およびドレイン領域の形成工程として不純物をイオ
ン注入する第１の工程と、第１の工程よりも浅くイオン
注入する第２の工程を含み、前記ソース領域およびドレ
イン領域の深さ方向に対して高不純物領域と低不純物領
域とを形成することを特徴とする。
電型の半導体基板の表面にチャンネル領域をはさんで形
成された第２導電型のソース領域およびドレイン領域、
ならびに前記チャンネル領域の上に絶縁膜を介して形成
されたゲート電極とを有する絶縁ゲート型電界効果トラ
ンジスタの製造方法において、前記第２導電型のソース
領域およびドレイン領域の形成工程として不純物をイオ
ン注入する第１の工程と、第１の工程よりも浅くイオン
注入する第２の工程を含み、前記ソース領域およびドレ
イン領域の深さ方向に対して高不純物領域と低不純物領
域とを形成することを特徴とする。
【００１０】また、請求項２に係わる発明は、前記製造
方法において、イオン注入の第１の工程と第２の工程の
後に、急速熱加熱法を用いて熱処理する工程を含むこと
を特徴とする。
方法において、イオン注入の第１の工程と第２の工程の
後に、急速熱加熱法を用いて熱処理する工程を含むこと
を特徴とする。
【００１１】また、請求項３に係わる発明は、前記第１
導電型の半導体基板の表面にチャンネル領域をはさんで
形成された第２導電型のソース領域およびドレイン領
域、ならびに前記チャンネル領域の上に絶縁膜を介して
形成されたゲート電極とを有する絶縁ゲート型電界効果
トランジスタにおいて、前記第２導電型のソース領域お
よびドレイン領域の形成工程として不純物をイオン注入
する第１の工程と、第１の工程よりも浅くイオン注入す
る第２の工程を含み、前記ソース領域およびドレイン領
域の深さ方向に対して高不純物領域と低不純物領域とを
形成することを特徴とし、あるいは前記イオン注入の第
１の工程と第２の工程の後に、急速熱加熱法を用いて熱
処理する工程を含むことを特徴とする。
導電型の半導体基板の表面にチャンネル領域をはさんで
形成された第２導電型のソース領域およびドレイン領
域、ならびに前記チャンネル領域の上に絶縁膜を介して
形成されたゲート電極とを有する絶縁ゲート型電界効果
トランジスタにおいて、前記第２導電型のソース領域お
よびドレイン領域の形成工程として不純物をイオン注入
する第１の工程と、第１の工程よりも浅くイオン注入す
る第２の工程を含み、前記ソース領域およびドレイン領
域の深さ方向に対して高不純物領域と低不純物領域とを
形成することを特徴とし、あるいは前記イオン注入の第
１の工程と第２の工程の後に、急速熱加熱法を用いて熱
処理する工程を含むことを特徴とする。
【００１２】
【作用】すなわち、本発明ではソース・ドレイン領域に
不純物をイオン注入する第１の工程と第２の工程におい
て、イオンの注入深さを変えることによって、ソース・
ドレイン領域を深さ方向に対して高不純物濃度領域から
低不純物濃度領域へと段階的に変化させ、不純物の深さ
方向に対する濃度勾配を小さくする。また、前記第１お
よび第２の工程の後にランプアニール法等の急速熱加熱
法で熱処理することにより、注入した不純物の再分布を
抑制し、不純物層を薄く保つ。
不純物をイオン注入する第１の工程と第２の工程におい
て、イオンの注入深さを変えることによって、ソース・
ドレイン領域を深さ方向に対して高不純物濃度領域から
低不純物濃度領域へと段階的に変化させ、不純物の深さ
方向に対する濃度勾配を小さくする。また、前記第１お
よび第２の工程の後にランプアニール法等の急速熱加熱
法で熱処理することにより、注入した不純物の再分布を
抑制し、不純物層を薄く保つ。
【００１３】
【実施例】次に図面に示す実施例を挙げて本発明をさら
に詳しく説明する。ここでは絶縁ゲート型電界効果トラ
ンジスタの一つであるＬＤＤ ＭＯＳ ＦＥＴを例にと
って説明する。図３は本発明によるＬＤＤ ＭＯＳ Ｆ
ＥＴの製造方法を示す概略図であり、特に（ｃ）は完成
時の構造を示す。本発明による製造方法を図（ａ）から
（ｃ）の順に沿って以下説明する。
に詳しく説明する。ここでは絶縁ゲート型電界効果トラ
ンジスタの一つであるＬＤＤ ＭＯＳ ＦＥＴを例にと
って説明する。図３は本発明によるＬＤＤ ＭＯＳ Ｆ
ＥＴの製造方法を示す概略図であり、特に（ｃ）は完成
時の構造を示す。本発明による製造方法を図（ａ）から
（ｃ）の順に沿って以下説明する。
【００１４】（ａ）シリコン基盤３０１にボロンをイオ
ン注入し、その後、熱処理を加えて注入したボロンを再
分布させ、１×１０17ｃｍ-3の濃度のＰ型ウエル３０２
を形成する。次にＬＯＣＯＳ法により素子分離領域３０
７と素子形成領域とを形成し、素子形成領域の表面に１
００オングストロームの厚さの熱酸化膜３０３を形成す
る。熱酸化膜３０３の上にリンドープトポリシリコンを
３５００オングストロームの厚さに堆積しフォトリソエ
ッチング技術でチャンネル領域３０４とすべき部分の上
にゲート電極３０５を形成する。ついでゲート電極３０
５をマスクとして、砒素を５Ｅ１４ｃｍ-2、５０ＫｅＶ
の条件でイオン注入し不純物の低濃度領域Ｎ- 層３０６
を形成する。
ン注入し、その後、熱処理を加えて注入したボロンを再
分布させ、１×１０17ｃｍ-3の濃度のＰ型ウエル３０２
を形成する。次にＬＯＣＯＳ法により素子分離領域３０
７と素子形成領域とを形成し、素子形成領域の表面に１
００オングストロームの厚さの熱酸化膜３０３を形成す
る。熱酸化膜３０３の上にリンドープトポリシリコンを
３５００オングストロームの厚さに堆積しフォトリソエ
ッチング技術でチャンネル領域３０４とすべき部分の上
にゲート電極３０５を形成する。ついでゲート電極３０
５をマスクとして、砒素を５Ｅ１４ｃｍ-2、５０ＫｅＶ
の条件でイオン注入し不純物の低濃度領域Ｎ- 層３０６
を形成する。
【００１５】（ｂ）ＣＶＤ法で二酸化シリコンを１５０
０オングストローム堆積した後、全面をエッチングして
ゲート電極３０５の側壁にのみ二酸化シリコン３０８を
残す。ここでゲート電極３０５および二酸化シリコン３
０８をマスクとして、再び砒素を５Ｅ１５ｃｍ-2，３５
ＫｅＶの条件でイオン注入し不純物の高濃度領域Ｎ+ 層
３０９を形成する。
０オングストローム堆積した後、全面をエッチングして
ゲート電極３０５の側壁にのみ二酸化シリコン３０８を
残す。ここでゲート電極３０５および二酸化シリコン３
０８をマスクとして、再び砒素を５Ｅ１５ｃｍ-2，３５
ＫｅＶの条件でイオン注入し不純物の高濃度領域Ｎ+ 層
３０９を形成する。
【００１６】（ｃ）急速熱加熱法（例えばランプアニー
ル炉）を用いて１０００度Ｃ、２０秒の条件で不純物の
活性化を行う。これにより、従来の電気炉による活性化
では不純物のプロファイルは図２の２０１のように深く
再分布してしまうところを、図４の４０１に示すように
浅く再分布させることができる。また、ソース・ドレイ
ン領域をＮ+ ３０９とＮ- ３０６の濃度の異なる二つの
領域から形成するため、従来のごとくＮ+ ３０９のみで
形成するときよりも、不純物の深さ方向に対する濃度勾
配が小さなプロファイルが実現できる。次に層間絶縁膜
となる二酸化シリコン３１０をＣＶＤ法で５０００オン
グストローム堆積し、ソース・ドレイン領域の上方にフ
ォトリソエッチング技術でコンタクトホール３１１を形
成する。最後にＡｌを６０００オングストローム堆積し
た後フォトリソエッチング技術でパターニングし、電極
３１２を形成する。
ル炉）を用いて１０００度Ｃ、２０秒の条件で不純物の
活性化を行う。これにより、従来の電気炉による活性化
では不純物のプロファイルは図２の２０１のように深く
再分布してしまうところを、図４の４０１に示すように
浅く再分布させることができる。また、ソース・ドレイ
ン領域をＮ+ ３０９とＮ- ３０６の濃度の異なる二つの
領域から形成するため、従来のごとくＮ+ ３０９のみで
形成するときよりも、不純物の深さ方向に対する濃度勾
配が小さなプロファイルが実現できる。次に層間絶縁膜
となる二酸化シリコン３１０をＣＶＤ法で５０００オン
グストローム堆積し、ソース・ドレイン領域の上方にフ
ォトリソエッチング技術でコンタクトホール３１１を形
成する。最後にＡｌを６０００オングストローム堆積し
た後フォトリソエッチング技術でパターニングし、電極
３１２を形成する。
【００１７】以上の工程で目的とするＬＤＤ ＭＯＳ
ＦＥＴが完成する。なお本実施例はＬＤＤについて示し
たが本発明はＳＤにも適用できる。また、Ｎｃｈを例に
とったがＰｃｈにも同様に適用できる。
ＦＥＴが完成する。なお本実施例はＬＤＤについて示し
たが本発明はＳＤにも適用できる。また、Ｎｃｈを例に
とったがＰｃｈにも同様に適用できる。
【００１８】
【発明の効果】以上説明したように、本発明によれば第
２導電型のソース領域およびドレイン領域の形成工程に
おいて、第１と第２の工程で不純物の注入深さを変える
ことにより前記不純物の深さ方向に対する濃度勾配を小
さくすることができる。さらに本発明によれば上記工程
の後に急速熱加熱法を用いて熱処理することにより、不
純物層を薄く保つと同時にその濃度勾配を変化させるこ
となく前記不純物の活性化ができる。上記の結果、本発
明によってショートチャンネル効果の影響を受けにくく
かつソース・ドレイン領域の接合容量の小さい絶縁ゲー
ト型電界効果トランジスタを提供できる。
２導電型のソース領域およびドレイン領域の形成工程に
おいて、第１と第２の工程で不純物の注入深さを変える
ことにより前記不純物の深さ方向に対する濃度勾配を小
さくすることができる。さらに本発明によれば上記工程
の後に急速熱加熱法を用いて熱処理することにより、不
純物層を薄く保つと同時にその濃度勾配を変化させるこ
となく前記不純物の活性化ができる。上記の結果、本発
明によってショートチャンネル効果の影響を受けにくく
かつソース・ドレイン領域の接合容量の小さい絶縁ゲー
ト型電界効果トランジスタを提供できる。
【図１】（ａ）はＳＤＤ ＭＯＳ ＦＥＴ の構造を示
す断面図である。（ｂ）はＬＤＤ ＭＯＳ ＦＥＴ の
構造を示す断面図である。（ｃ）はＧＤＤ ＭＯＳ Ｆ
ＥＴ の構造を示す断面図である。
す断面図である。（ｂ）はＬＤＤ ＭＯＳ ＦＥＴ の
構造を示す断面図である。（ｃ）はＧＤＤ ＭＯＳ Ｆ
ＥＴ の構造を示す断面図である。
【図２】電気炉による加熱の場合と急速熱加熱の場合と
のソース・ドレイン領域での不純物濃度曲線の比較図で
ある。
のソース・ドレイン領域での不純物濃度曲線の比較図で
ある。
【図３】（ａ）〜（ｃ）は本発明におけるＬＤＤ ＭＯ
Ｓ ＦＥＴの製造工程における構造を示す断面図であ
る。
Ｓ ＦＥＴの製造工程における構造を示す断面図であ
る。
【図４】本発明の製造方法による場合でのソース・ドレ
イン領域での不純物濃度曲線図である。
イン領域での不純物濃度曲線図である。
１０１ ゲート電極 １０２ Ｎ- 層 １０３ Ｓｉ酸化膜 １０４ Ｎ+ 層 １０５ Ｎ+ 層 １０６ Ｎ- 層 ２０１ 電気炉による加熱後の不純物濃度曲線 ２０２ 急速熱加熱による加熱後の不純物濃度曲線 ３０１ Ｓｉ基板 ３０２ Ｐ型ウェル ３０３ 熱酸化膜 ３０４ チャンネル領域 ３０５ ゲート電極 ３０６ Ｎ- 層 ３０７ 素子分離領域 ３０８ ＳｉＯ2 ３０９ Ｎ+ 層 ３１０ 層間絶縁膜となるＳｉＯ2 ３１１ コンタクトホール ３１２ Ａｌ電極
Claims (3)
- 【請求項１】 第１導電型の半導体基板の表面にチャン
ネル領域をはさんで形成された第２導電型のソース領域
およびドレイン領域、ならびに前記チャンネル領域の上
に絶縁膜を介して形成されたゲート電極とを有する絶縁
ゲート型電界効果トランジスタの製造方法において、前
記第２導電型のソース領域およびドレイン領域の形成工
程として不純物をイオン注入する第１の工程と、第１の
工程よりも浅くイオン注入する第２の工程を含み、前記
ソース領域およびドレイン領域の深さ方向に対して高不
純物領域と低不純物領域とを形成することを特徴とする
絶縁ゲート型電界効果トランジスタの製造方法。 - 【請求項２】 請求項１記載の製造方法において、イオ
ン注入の第１の工程と第２の工程の後に、急速熱加熱法
を用いて熱処理する工程を含むことを特徴とする絶縁ゲ
ート型電界効果トランジスタの製造方法。 - 【請求項３】 第１導電型の半導体基板の表面にチャン
ネル領域をはさんで形成された第２導電型のソース領域
およびドレイン領域、ならびに前記チャンネル領域の上
に絶縁膜を介して形成されたゲート電極とを有する絶縁
ゲート型電界効果トランジスタにおいて、前記第２導電
型のソース領域およびドレイン領域の形成工程として不
純物をイオン注入する第１の工程と、第１の工程よりも
浅くイオン注入する第２の工程を含み、前記ソース領域
およびドレイン領域の深さ方向に対して高不純物領域と
低不純物領域とを形成することことを特徴とし、あるい
は前記イオン注入の第１の工程と第２の工程の後に、急
速熱加熱法を用いて熱処理する工程を含むことを特徴と
する絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20581193A JPH0745828A (ja) | 1993-07-27 | 1993-07-27 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20581193A JPH0745828A (ja) | 1993-07-27 | 1993-07-27 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745828A true JPH0745828A (ja) | 1995-02-14 |
Family
ID=16513093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20581193A Pending JPH0745828A (ja) | 1993-07-27 | 1993-07-27 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745828A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100261349B1 (ko) * | 1996-03-06 | 2000-07-01 | 마찌다 가쯔히꼬 | 신호 전하를 제어하는 트랜지스터를 갖는 증폭형 고체촬상소자 및 그의 제조방법 |
| CN105870021A (zh) * | 2016-04-14 | 2016-08-17 | 中芯国际集成电路制造(北京)有限公司 | 金属氧化物半导体晶体管的制作方法 |
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1993
- 1993-07-27 JP JP20581193A patent/JPH0745828A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100261349B1 (ko) * | 1996-03-06 | 2000-07-01 | 마찌다 가쯔히꼬 | 신호 전하를 제어하는 트랜지스터를 갖는 증폭형 고체촬상소자 및 그의 제조방법 |
| CN105870021A (zh) * | 2016-04-14 | 2016-08-17 | 中芯国际集成电路制造(北京)有限公司 | 金属氧化物半导体晶体管的制作方法 |
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