JPH0637106A - 半導体製造装置の製造方法 - Google Patents

半導体製造装置の製造方法

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JPH0637106A
JPH0637106A JP4186490A JP18649092A JPH0637106A JP H0637106 A JPH0637106 A JP H0637106A JP 4186490 A JP4186490 A JP 4186490A JP 18649092 A JP18649092 A JP 18649092A JP H0637106 A JPH0637106 A JP H0637106A
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JP
Japan
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oxide film
gate electrode
diffusion layer
mask
gate
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Application number
JP4186490A
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English (en)
Inventor
Takashi Nakabayashi
隆 中林
Yasushi Okuda
寧 奥田
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 ＬＤＤ構造のトランジスタの製造工程を短縮
する。 【構成】 シリコン基板１上にゲート絶縁膜２を介して
ゲート電極３を形成する工程と、ゲート電極３をマスク
として不純物を注入し、低濃度拡散層４を形成する工程
と、熱酸化を用いゲート電極３の上面、及び側面に酸化
膜５を形成する工程と、ゲート電極３と熱酸化膜５をマ
スクとして不純物を注入し、ソース、ドレイン拡散層６
を形成する工程とを備えた半導体装置の製造方法であ
る。 【効果】 酸化膜のエッチバック法を用いずに、ＬＤＤ
構造のトランジスタの形成が可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】近年の主流となっているゲート長0.8〜
1.0μｍのＭＯＳ型トランジスタの開発において、一番
の問題となったのは、ホットキャリアによるトランジス
タ特性の劣化である。ホットキャリア劣化は、トランジ
スタのチャネル長方向の電界によって加速されたキャリ
アが、衝突電離によって、シリコン、酸化膜界面の障壁
を越える高いエネルギーを持つ電子、或は正孔を発生さ
せることによって起こる。そのため、ホットキャリアの
発生を抑制することが、この問題の一番の解決方法であ
る。そこで提案されたのが、ソース、ドレイン拡散層と
ゲート端の間に低濃度の拡散層(LDD:Lightly Doped Dra
in)を持つトランジスタである。ＬＤＤ構造のトランジ
スタでは横方向の電界が低濃度拡散層によって緩和され
るために、ホットキャリア劣化に優れている。さらに、
低濃度注入時の注入角度を大きくすることによって、低
濃度拡散層をゲート下に形成するトランジスタ(LATID :
Large Angle Tilt Implanted Drain)も提案されてい
る。ゲート酸化膜中に注入されたキャリアは、低濃度拡
散層を空乏化し、トランジスタの寄生抵抗を増加させ
る。しかし、LATIDトランジスタでは、低濃度拡散層上
は、ゲート電極で制御されているために、ホットキャリ
アの影響を受けにくい。
【０００３】図７は従来技術におけるＬＤＤ構造のＮチ
ャネルＭＯＳ型トランジスタの製造断面図を示すもので
ある。
【０００４】図７(a)では、3.0E16cm-3のＢ濃度を有す
るＰ型シリコン基板１に、ドーズ量3.0E12cm-2、加速エ
ネルギー30KeVの条件でＢイオンを注入し、しきい値電
圧の制御を行なう。次に、熱酸化を用い10nmのゲート酸
化膜２を形成した後、周知の気相成長法を用いて300nm
の多結晶シリコン膜を堆積した後、フォトレジストをマ
スクとして、ドライエッチングを用いてパターニングを
行い多結晶シリコンゲート３を形成する。次に、ドーズ
量4.0E13cm-2、加速エネルギー40KeVの条件でＰイオン
を45゜の角度で注入し、低濃度拡散層４を形成する。
【０００５】図７(b)では、半導体装置上に、周知の気
相成長法を用いて150nmの酸化膜８を堆積する。
【０００６】図７(c)では、エッチバック法を用いて半
導体装置上の酸化膜８、及びソース、ドレイン拡散層上
のゲート酸化膜２をエッチングし、側壁９を形成する。
次に、多結晶シリコンゲート３、及び側壁９をマスクと
して、ドーズ量6.0E15cm-2、加速エネルギー40KeVの条
件でAsイオンを注入しソース、ドレイン拡散層６を形成
した後、850℃窒素雰囲気て３０分熱処理を行ない完了
する。
【０００７】以上のように構成された、ＮチャネルＭＯ
Ｓ型トランンジスタでは、ソース、ドレイン拡散層とゲ
ートとの間に低濃度の拡散層が存在するため、横方向の
電界が緩和され、ホットキャリアの信頼性が向上する。
【０００８】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、側壁形成のために、酸化膜堆積と酸化膜
エッチバックの２工程を追加しなければならなく、工程
数が増加する。又、酸化膜のエッチング残りを防ぐため
に、オーバーエッチングを行なわなければならない。こ
のため、ソース、ドレイン拡散層上部のシリコンもエッ
チングされてしまうために、ソース、ドレイン拡散層の
接合面は深くなり、ショートチャネル効果が悪くなると
いう危険性を有している。
【０００９】本発明は上記問題点に鑑み、酸化膜堆積、
エッチバック法を用いずに、ＬＤＤ構造のＭＯＳ型トラ
ンジスタを形成できる、半導体装置の製造方法を提供す
るものである。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに、請求項１記載の半導体装置の製造方法は、半導体
基板上に酸化膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして不純物を注入し、低濃度
拡散層を形成する工程と、熱酸化を用い前記ゲート電極
の上面、及び側面に酸化膜を形成する工程と、前記ゲー
ト電極と前記熱酸化膜をマスクとして不純物を注入し、
ソース、ドレイン拡散層を形成する工程とを備えたもの
である。
【００１１】請求項２の半導体装置の製造方法は、上記
請求項１の構成に於て、半導体基板上に酸化膜を介して
ゲート電極を形成した後、前記ゲート電極をマスクとし
て不純物を注入し、低濃度拡散層を形成することを特徴
とする。
【００１２】請求項３の半導体装置の製造方法は、上記
請求項１の構成に於て、熱酸化膜を除去した後、ゲート
電極をマスクとして不純物を注入し、低濃度拡散層を形
成することを特徴とする。
【００１３】請求項４記載の半導体装置の製造方法は、
半導体基板上に酸化膜を介してゲート電極を形成する工
程と、前記ゲート電極をマスクとして不純物を注入し、
ソース、ドレイン拡散層を形成する工程と、熱酸化を用
い前記ゲート電極の上面、及び側面に酸化膜を形成する
工程と、前記熱酸化膜を除去した後、前記ゲート電極を
マスクとして不純物を注入し、低濃度拡散層を形成する
工程とを備えたものである。
【００１４】請求項５の半導体装置の製造方法は、上記
請求項１叉は４の構成に於て、ゲート電極が第１層導電
膜、第２層絶縁膜の２層からなることを特徴とする。
【００１５】
【作用】本発明は上記した請求項１〜５の構成によっ
て、酸化膜堆積、酸化膜のエッチバクを用いることなく
ＬＤＤ構造のトランジスタを形成することができる。
【００１６】更に請求項３,４の構成によって、低濃度
拡散層注入時のマスクとなるゲート電極の寸法は、フォ
トマスクの寸法に比べて側面の酸化分ほど小さくなるた
めに、実効チャネル長の短いトランジスタの形成が可能
である。
【００１７】請求項５の構成によって、ゲート電極上面
を絶縁膜が覆っているため、ゲート電極が熱酸化によっ
て薄くなることを防ぐことができ、酸化前のゲート電極
の膜厚を必要最小限の厚さにできるため、段差を極力な
くすことが出来る。
【００１８】
【実施例】以下本発明の一実施例のＮチャネルＭＯＳ型
トランジスタの製造方法について、図面を参照しながら
説明する。
【００１９】（実施例１）図１は本発明の第１の実施例
におけるＮチャネルＭＯＳ型トランジスタの製造断面図
を示すものである。
【００２０】図１(a)では、3.0E16cm-3のＢ濃度を有す
るＰ型シリコン基板１に、ドーズ量3.0E12cm-2、加速エ
ネルギー30KeVの条件でＢイオンを注入し、しきい値電
圧の制御を行なう。次に、熱酸化を用い10nmのゲート酸
化膜２を形成した後、周知の気相成長法を用いて300nm
の多結晶シリコン膜を堆積した後、フォトレジストをマ
スクとして、ドライエッチングを用いてパターニングを
行い多結晶シリコンゲート３を形成する。次に、ドーズ
量4.0E13cm-2、加速エネルギー40KeVの条件でＰイオン
を45゜の角度で注入し、低濃度拡散層４を形成する。
【００２１】図１(b)では、900℃のパイロ雰囲気中で熱
酸化を行い、多結晶シリコンゲート電極の上面、及び側
面を酸化し、熱酸化膜５を形成する。
【００２２】図１(c)では、多結晶シリコンゲート３、
及び熱酸化膜５をマスクとして、ドーズ量6.0E15cm-2、
加速エネルギー40KeVの条件でAsイオンを注入しソー
ス、ドレイン拡散層６を形成した後、850℃窒素雰囲気
て３０分熱処理を行ない完了する。
【００２３】以上のように構成された、ＮチャネルＭＯ
Ｓ型トランンジスタでは、従来技術である、酸化膜堆積
と酸化膜のエッチバックによるゲート電極側壁形成を行
なわなくても、ＬＤＤ構造のデバイスを形成することが
でき、製造工程を短縮することができる。又、ゲート電
極の側壁が酸化されるため、低濃度拡散層とゲート電極
のオーバーラップが少なく、ゲート、ドレイン間の容量
を減少させることができる。
【００２４】（実施例２）図２は本発明の第２の実施例
におけるＮチャネルＭＯＳ型トランジスタの製造断面図
を示すものである。
【００２５】図２(a)では、3.0E16cm-3のＢ濃度を有す
るＰ型シリコン基板１に、ドーズ量3.0E12cm-2、加速エ
ネルギー30KeVの条件でＢイオンを注入し、しきい値電
圧の制御を行なう。次に、熱酸化を用い10nmのゲート酸
化膜２を形成した後、周知の気相成長法を用いて300nm
の多結晶シリコン膜を堆積した後、フォトレジストをマ
スクとして、ドライエッチングを用いてパターニングを
行い多結晶シリコンゲート３を形成する。次に、900℃
のパイロ雰囲気中で熱酸化を行い、多結晶シリコン電極
の上面、及び側面を酸化し、熱酸化膜５を形成する。次
に、ドーズ量6.0E15cm-2、加速エネルギー40KeVの条件
でAsイオンを注入し、ソース、ドレイン拡散層６を形成
する。次に、900℃窒素雰囲気中で３０分熱処理を行な
いソース、ドレイン拡散層の不純物の活性化を行なう。
【００２６】図２(b)では、弗酸を用いて、熱酸化膜
５、及びソース、ドレイン拡散層上のゲート酸化膜２を
除去する。
【００２７】図２(c)では、多結晶シリコンゲート３を
マスクとして、ドーズ量4.0E13cm-2、加速エネルギー40
KeVの条件でＰイオンを45゜の角度で注入し低濃度拡散
層４を形成する。次に850℃窒素雰囲気中で３０分熱処
理を行なって完了する。
【００２８】以上のように構成された、ＮチャネルＭＯ
Ｓ型トランンジスタでは、従来技術である、酸化膜堆積
と酸化膜のエッチバックによるゲート電極側壁形成を行
なわなくても、ＬＤＤ構造のデバイスを形成することが
でき、製造工程を短縮することができる。又、低濃度拡
散層注入時のマスクとなるゲート電極の寸法は、フォト
マスクの寸法に比べて側面の酸化分ほど小さくなるため
に、実効チャネル長の短いトランジスタの形成が可能で
ある。さらに、ソース、ドレイン注入後に低濃度拡散層
の形成を行なうために、ソース、ドレイン注入時に発生
する欠陥による増速拡散の影響を受けない。このことに
よって、低濃度拡散層を浅く形成することができ、短チ
ャネル効果の優れたトランジスタの形成が可能である。
【００２９】（実施例３）図３は本発明の第３の実施例
におけるＮチャネルＭＯＳ型トランジスタの製造断面図
を示すものである。
【００３０】図３(a)では、3.0E16cm-3のＢ濃度を有す
るＰ型シリコン基板１に、ドーズ量3.0E12cm-2、加速エ
ネルギー30KeVの条件でＢイオンを注入し、しきい値電
圧の制御を行なう。次に、熱酸化を用い10nmのゲート酸
化膜２を形成した後、周知の気相成長法を用いて300nm
の多結晶シリコン膜を堆積した後、フォトレジストをマ
スクとして、ドライエッチングを用いてパターニングを
行い多結晶シリコンゲート３を形成する。次に、ドーズ
量6.0E15cm-2、加速エネルギー40KeVの条件でAsイオン
を注入し、ソース、ドレイン拡散層６を形成する。
【００３１】図３(b)では、900℃のパイロ雰囲気中で熱
酸化を行い、多結晶シリコン電極の上面、及び側面を酸
化し、熱酸化膜５を形成するとともに、ソース、ドレイ
ン拡散層中の不純物の活性化を行なう。
【００３２】図３(c)では、弗酸を用いて、熱酸化膜
５、及びソース、ドレイン拡散層上のゲート酸化膜２を
除去する。次に、多結晶シリコンゲート３をマスクとし
て、ドーズ量4.0E13cm-2、加速エネルギー40KeVの条件
でＰイオンを45゜の角度で注入し低濃度拡散層４を形成
する。次に850℃窒素雰囲気中で３０分熱処理を行なっ
て完了する。
【００３３】以上のように構成された、ＮチャネルＭＯ
Ｓ型トランンジスタでは、従来技術である、酸化膜堆積
と酸化膜のエッチバックによるゲート電極側壁形成を行
なわなくても、ＬＤＤ構造のデバイスを形成することが
でき、製造工程を短縮することができる。又、低濃度拡
散層注入時のマスクとなるゲート電極の寸法は、フォト
マスクの寸法に比べて側面の酸化分ほど小さくなるため
に、実効チャネル長の短いトランジスタの形成が可能で
ある。さらに、ソース、ドレイン注入後に低濃度拡散層
の形成を行なうために、ソース、ドレイン注入時に発生
する欠陥による増速拡散の影響を受けない。このことに
よって、低濃度拡散層を浅く形成することができ、短チ
ャネル効果の優れたトランジスタの形成が可能である。
【００３４】（実施例４）図４は本発明の第４の実施例
におけるＮチャネルＭＯＳ型トランジスタの製造断面図
を示すものである。
【００３５】図４(a)では、3.0E16cm-3のＢ濃度を有す
るＰ型シリコン基板１に、ドーズ量3.0E12cm-2、加速エ
ネルギー30KeVの条件でＢイオンを注入し、しきい値電
圧の制御を行なう。次に、熱酸化を用い10nmのゲート酸
化膜２を形成した後、周知の気相成長法を用いて300nm
の多結晶シリコン膜を堆積し、さらに周知の気相成長法
を用いて150nmの酸化膜７を堆積した後、フォトレジス
トをマスクとして、ドライエッチングを用いてパターニ
ングを行い多結晶シリコンゲート３を形成する。次に、
ドーズ量4.0E13cm-2、加速エネルギー40KeVの条件でＰ
イオンを45゜の角度で注入し、低濃度拡散層４を形成す
る。
【００３６】図４(b)では、900℃のパイロ雰囲気中で熱
酸化を行い、多結晶シリコンゲート電極の側面を酸化
し、熱酸化膜５を形成する。
【００３７】図４(c)では、多結晶シリコンゲート３、
及び熱酸化膜５をマスクとして、ドーズ量6.0E15cm-2、
加速エネルギー40KeVの条件でAsイオンを注入しソー
ス、ドレイン拡散層６を形成した後、850℃窒素雰囲気
て３０分熱処理を行ない完了する。
【００３８】以上のように構成された、ＮチャネルＭＯ
Ｓ型トランンジスタでは、従来技術である、酸化膜堆積
と酸化膜のエッチバックによるゲート電極側壁形成を行
なわなくても、ＬＤＤ構造のデバイスを形成することが
でき、製造工程を短縮することができる。又、ゲート電
極の側壁が酸化されるため、低濃度拡散層とゲート電極
のオーバーラップが少なく、ゲート、ドレイン間の容量
を減少させることができる。又、ゲート多結晶シリコン
上面を酸化膜が覆っているため、ゲート電極が熱酸化に
よって薄くなることを防ぐことができ、酸化前のゲート
電極の膜厚を必要最小限の厚さにできるため、段差を極
力なくすことが出来る。
【００３９】なお、本実施例ではゲート多結晶シリコン
上面を酸化膜で覆ったが、窒化膜等の絶縁膜を用いても
よい。特にその絶縁膜として窒化膜を用いた方が、ゲー
ト多結晶シリコンの酸化防止能が高い点で優位である。
【００４０】（実施例５）図５は本発明の第５の実施例
におけるＮチャネルＭＯＳ型トランジスタの製造断面図
を示すものである。
【００４１】図５(a)では、3.0E16cm-3のＢ濃度を有す
るＰ型シリコン基板１に、ドーズ量3.0E12cm-2、加速エ
ネルギー30KeVの条件でＢイオンを注入し、しきい値電
圧の制御を行なう。次に、熱酸化を用い10nmのゲート酸
化膜２を形成し、さらに周知の気相成長法を用いて150n
mの酸化膜７を堆積した後、周知の気相成長法を用いて
300nmの多結晶シリコン膜を堆積した後、フォトレジ
ストをマスクとして、ドライエッチングを用いてパター
ニングを行い多結晶シリコンゲート３を形成する。次
に、900℃のパイロ雰囲気中で熱酸化を行い、多結晶シ
リコン電極の上面、及び側面を酸化し、熱酸化膜５を形
成する。次に、ドーズ量6.0E15cm-2、加速エネルギー40
KeVの条件でAsイオンを注入し、ソース、ドレイン拡散
層６を形成する。次に、900℃窒素雰囲気中で３０分熱
処理を行ないソース、ドレイン拡散層の不純物の活性化
を行なう。
【００４２】図５(b)では、弗酸を用いて、熱酸化膜
５、及びソース、ドレイン拡散層上のゲート酸化膜２を
除去する。
【００４３】図５(c)では、多結晶シリコンゲート３を
マスクとして、ドーズ量4.0E13cm-2、加速エネルギー40
KeVの条件でＰイオンを45゜の角度で注入し低濃度拡散
層４を形成する。次に850℃窒素雰囲気中で３０分熱処
理を行なって完了する。
【００４４】以上のように構成された、ＮチャネルＭＯ
Ｓ型トランンジスタでは、従来技術である、酸化膜堆積
と酸化膜のエッチバックによるゲート電極側壁形成を行
なわなくても、ＬＤＤ構造のデバイスを形成することが
でき、製造工程を短縮することができる。又、低濃度拡
散層注入時のマスクとなるゲート電極の寸法は、フォト
マスクの寸法に比べて側面の酸化分ほど小さくなるため
に、実効チャネル長の短いトランジスタの形成が可能で
ある。さらに、ソース、ドレイン注入後に低濃度拡散層
の形成を行なうために、ソース、ドレイン注入時に発生
する欠陥による増速拡散の影響を受けない。このことに
よって、低濃度拡散層を浅く形成することができ、短チ
ャネル効果の優れたトランジスタの形成が可能である。
又、ゲート多結晶シリコン上面を酸化膜が覆っているた
め、ゲート電極が熱酸化によって薄くなることを防ぐこ
とができる。
【００４５】（実施例６）図６は本発明の第６の実施例
におけるＮチャネルＭＯＳ型トランジスタの製造断面図
を示すものである。
【００４６】図６(a)では、3.0E16cm-3のＢ濃度を有す
るＰ型シリコン基板１に、ドーズ量3.0E12cm-2、加速エ
ネルギー30KeVの条件でＢイオンを注入し、しきい値電
圧の制御を行なう。次に、熱酸化を用い10nmのゲート酸
化膜２を形成した後、周知の気相成長法を用いて300nm
の多結晶シリコン膜を堆積し、さらに周知の気相成長法
を用いて150nmの酸化膜７を堆積した後、フォトレジス
トをマスクとして、ドライエッチングを用いてパターニ
ングを行い多結晶シリコンゲート３を形成する。次に、
ドーズ量6.0E15cm-2、加速エネルギー40KeVの条件でAs
イオンを注入し、ソース、ドレイン拡散層６を形成す
る。
【００４７】図６(b)では、900℃のパイロ雰囲気中で熱
酸化を行い、多結晶シリコン電極の上面、及び側面を酸
化し、熱酸化膜５を形成するとともに、ソース、ドレイ
ン拡散層中の不純物の活性化を行なう。
【００４８】図６(c)では、弗酸を用いて、熱酸化膜
５、及びソース、ドレイン拡散層上のゲート酸化膜２を
除去する。次に、多結晶シリコンゲート３をマスクとし
て、ドーズ量4.0E13cm-2、加速エネルギー40KeVの条件
でＰイオンを45゜の角度で注入し低濃度拡散層４を形成
する。次に850℃窒素雰囲気中で３０分熱処理を行なっ
て完了する。
【００４９】以上のように構成された、ＮチャネルＭＯ
Ｓ型トランンジスタでは、従来技術である、酸化膜堆積
と酸化膜のエッチバックによるゲート電極側壁形成を行
なわなくても、ＬＤＤ構造のデバイスを形成することが
でき、製造工程を短縮することができる。又、低濃度拡
散層注入時のマスクとなるゲート電極の寸法は、フォト
マスクの寸法に比べて側面の酸化分ほど小さくなるため
に、実効チャネル長の短いトランジスタの形成が可能で
ある。さらに、ソース、ドレイン注入後に低濃度拡散層
の形成を行なうために、ソース、ドレイン注入時に発生
する欠陥による増速拡散の影響を受けない。このことに
よって、低濃度拡散層を浅く形成することができ、短チ
ャネル効果の優れたトランジスタの形成が可能である。
又、ゲート多結晶シリコン上面を酸化膜が覆っているた
め、ゲート電極が熱酸化によって薄くなることを防ぐこ
とができる。
【００５０】以上、ＮチャネルＭＯＳ型トランジスタの
製造方法について述べたが、これらは、ＰチャネルＭＯ
Ｓ型トランジスタにも適用されることは言うまでもな
い。さらに、ＮチャネルＭＯＳ型トランジスタとＰチャ
ネルＭＯＳトランジスタの双方を有するＣＭＯＳデバイ
スにおいても適用される。又、ＣＭＯＳデバイスにおい
ては、ＮチャネルＭＯＳ型トランジスタとＰチャネルＭ
ＯＳ型トランジスタの形成方法をそれぞれ選択すること
によって、両型トランジスタの実効チャネル長、ゲー
ト、ドレイン間容量の最適化を独立して行なうことがで
きる。
【００５１】
【発明の効果】以上のように本発明は、従来のエッチバ
ック法を用た側壁形成を行なわずして、ＬＤＤ構造のト
ランジスタを形成することができる。又、形成法を選択
することによって、ソース、ドレイン拡散層、及び低濃
度拡散層の接合位置を変化させることができ、実効チャ
ネル長、及びゲートドレイン間容量の調整が可能であ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるＮチャネルＭＯ
Ｓ型トランジスタの製造過程を示す工程断面図
【図２】本発明の第２の実施例におけるＮチャネルＭＯ
Ｓ型トランジスタの製造過程を示す工程断面図
【図３】本発明の第３の実施例におけるＮチャネルＭＯ
Ｓ型トランジスタの製造過程を示す工程面図
【図４】本発明の第４の実施例におけるＮチャネルＭＯ
Ｓ型トランジスタの製造過程を示す工程断面図
【図５】本発明の第５の実施例におけるＮチャネルＭＯ
Ｓ型トランジスタの製造過程を示す工程断面図
【図６】本発明の第６の実施例におけるＮチャネルＭＯ
Ｓ型トランジスタの製造過程を示す工程断面図
【図７】従来の技術におけるＮチャネルＭＯＳ型トラン
ジスタの製造過程を示す工程断面図
【符号の説明】
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ 多結晶シリコン ４ 低濃度拡散層 ５ 熱酸化膜 ６ ソース、ドレイン拡散層 ７ 酸化膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上にゲート絶縁膜を介してゲー
    ト電極を形成する工程と、前記ゲート電極をマスクとし
    て不純物を注入し、低濃度拡散層を形成する工程と、熱
    酸化を用い前記ゲート電極の上面、及び側面に酸化膜を
    形成する工程と、前記ゲート電極と前記熱酸化膜をマス
    クとして不純物を注入し、ソース、ドレイン拡散層を形
    成する工程とを備えた半導体装置の製造方法。
  2. 【請求項２】請求項１記載の半導体装置の製造方法にお
    いて、半導体基板上に酸化膜を介してゲート電極を形成
    した後、前記ゲート電極をマスクとして不純物を注入
    し、低濃度拡散層を形成することを特徴とする半導体装
    置の製造方法。
  3. 【請求項３】請求項１記載の半導体装置の製造方法にお
    いて、熱酸化膜を除去した後、ゲート電極をマスクとし
    て不純物を注入し、低濃度拡散層を形成することを特徴
    とする半導体装置の製造方法。
  4. 【請求項４】半導体基板上にゲート絶縁膜を介してゲー
    ト電極を形成する工程と、前記ゲート電極をマスクとし
    て不純物を注入し、ソース、ドレイン拡散層を形成する
    工程と、熱酸化を用い前記ゲート電極の上面、及び側面
    に酸化膜を形成する工程と、前記熱酸化膜を除去した
    後、前記ゲート電極をマスクとして不純物を注入し、低
    濃度拡散層を形成する工程とを備えた半導体装置の製造
    方法。
  5. 【請求項５】請求項１叉は４記載の半導体装置の製造方
    法において、ゲート電極が第１層導電膜、第２層絶縁膜
    の２層からなることを特徴とする半導体装置の製造方
    法。
  6. 【請求項６】請求項４記載の半導体装置の製造方法にお
    いて、熱酸化膜を除去した後、ゲート電極をマスクとし
    て不純物を注入し、低濃度拡散層を形成することを特徴
    とする半導体装置の製造方法。
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