JPH0746094A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JPH0746094A JPH0746094A JP5190514A JP19051493A JPH0746094A JP H0746094 A JPH0746094 A JP H0746094A JP 5190514 A JP5190514 A JP 5190514A JP 19051493 A JP19051493 A JP 19051493A JP H0746094 A JPH0746094 A JP H0746094A
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Abstract
(57)【要約】
【目的】動作周波数範囲を最小動作周波数の２倍以上に
広くでき、また複数の解像度に対応できコスト低減を図
れるパルス幅変調回路を実現する。 【構成】タイミング発生用遅延回路ＤＬＹの全遅延時間
の逆数のｋ／２の周波数の信号を発生する基準信号発生
回路９１を備え、ｋ分周器９２で基準信号発生回路９１
の出力信号をｋ分周することによりタイミング発生用遅
延回路ＤＬＹをリングオシレータ方式で発振させたとき
と同等の周波数の信号を発生させ、周波数位相比較器９
４でｋ分周信号とクロックパルスＣＬＫＰ1 を２分周器
９３で２分周した信号との位相比較を行い、そのずれ量
を制御電圧として検出してタイミング発生用遅延回路Ｄ
ＬＹに入力させて、タイミング発生用遅延回路ＤＬＹの
遅延時間をクロック周期に合わせるように制御する遅延
時間制御回路９を設ける。
広くでき、また複数の解像度に対応できコスト低減を図
れるパルス幅変調回路を実現する。 【構成】タイミング発生用遅延回路ＤＬＹの全遅延時間
の逆数のｋ／２の周波数の信号を発生する基準信号発生
回路９１を備え、ｋ分周器９２で基準信号発生回路９１
の出力信号をｋ分周することによりタイミング発生用遅
延回路ＤＬＹをリングオシレータ方式で発振させたとき
と同等の周波数の信号を発生させ、周波数位相比較器９
４でｋ分周信号とクロックパルスＣＬＫＰ1 を２分周器
９３で２分周した信号との位相比較を行い、そのずれ量
を制御電圧として検出してタイミング発生用遅延回路Ｄ
ＬＹに入力させて、タイミング発生用遅延回路ＤＬＹの
遅延時間をクロック周期に合わせるように制御する遅延
時間制御回路９を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、たとえば文字や図形を
レーザパルスのパルス幅を変化させることにより印字す
るレーザビームプリンタなどのレーザパルス発生回路な
どに適用されるパルス幅変調回路に関するものである。
レーザパルスのパルス幅を変化させることにより印字す
るレーザビームプリンタなどのレーザパルス発生回路な
どに適用されるパルス幅変調回路に関するものである。
【０００２】
【従来の技術】今日、文字や図形を高品質、かつ、高速
に印字することができる印字装置としてレーザビームプ
リンタの重要性が高まっている。レーザビームプリンタ
は、文字や図形に対応する出力情報をレーザ光によって
光導電体ドラムに書き込み、この光導電体ドラムに書き
込まれた画像を電子式写真方式によって印刷する。その
ため、レーザ光のパルス幅を印字すべき情報に即して制
御する技術が、レーザビームプリンタを実現する上で重
要な技術の一つとなっている。
に印字することができる印字装置としてレーザビームプ
リンタの重要性が高まっている。レーザビームプリンタ
は、文字や図形に対応する出力情報をレーザ光によって
光導電体ドラムに書き込み、この光導電体ドラムに書き
込まれた画像を電子式写真方式によって印刷する。その
ため、レーザ光のパルス幅を印字すべき情報に即して制
御する技術が、レーザビームプリンタを実現する上で重
要な技術の一つとなっている。
【０００３】従来より、このようなレーザ光のパルス幅
制御手段として種々のパルス幅変調回路が提案されてお
り、出願人も出力パルスをいわゆるリセットセット−フ
リップフロップ（以下、ＲＳ−ＦＦという）を用いて発
生する回路を提案した（特願平４−２１０８１９号）。
このＲＳ−ＦＦを用いたパルス幅変調回路においては、
任意のタイミングで立ち上がり、また立ち下がる出力パ
ルスを生成するように構成されているため、ＲＳ−ＦＦ
に供給するセットパルスやリセットパルスをプログラマ
ブル遅延回路によって発生している。
制御手段として種々のパルス幅変調回路が提案されてお
り、出願人も出力パルスをいわゆるリセットセット−フ
リップフロップ（以下、ＲＳ−ＦＦという）を用いて発
生する回路を提案した（特願平４−２１０８１９号）。
このＲＳ−ＦＦを用いたパルス幅変調回路においては、
任意のタイミングで立ち上がり、また立ち下がる出力パ
ルスを生成するように構成されているため、ＲＳ−ＦＦ
に供給するセットパルスやリセットパルスをプログラマ
ブル遅延回路によって発生している。
【０００４】
【発明が解決しようとする課題】ところが、上述したパ
ルス幅変調回路では、プログラマブル遅延回路を構成す
る遅延ゲートの遅延時間は、半導体集積回路の製造上の
ばらつきや、動作温度、電源電圧などの使用環境によっ
て変動するおそれがある。
ルス幅変調回路では、プログラマブル遅延回路を構成す
る遅延ゲートの遅延時間は、半導体集積回路の製造上の
ばらつきや、動作温度、電源電圧などの使用環境によっ
て変動するおそれがある。
【０００５】たとえば、遅延ゲート１段当たりの遅延時
間が長くなると、クロックパルスの周期に一致するはず
の遅延ゲート群全体の遅延時間がクロックパルスの周期
に対して長くなる。その結果、出力パルスのパルス幅が
最大値に対してわずかに短くなるようにパルス幅設定デ
ータを与えても、実際に出力される出力パルスのパルス
幅は理想的なパルス幅に対して長くなったり、またリセ
ットパルスが出力されるときにはすでに次の周期のセッ
トパルスが出力されてＲＳ−ＦＦ回路が不安定状態にな
るおそれがあった。
間が長くなると、クロックパルスの周期に一致するはず
の遅延ゲート群全体の遅延時間がクロックパルスの周期
に対して長くなる。その結果、出力パルスのパルス幅が
最大値に対してわずかに短くなるようにパルス幅設定デ
ータを与えても、実際に出力される出力パルスのパルス
幅は理想的なパルス幅に対して長くなったり、またリセ
ットパルスが出力されるときにはすでに次の周期のセッ
トパルスが出力されてＲＳ−ＦＦ回路が不安定状態にな
るおそれがあった。
【０００６】これに対して、遅延ゲート１段当たりの遅
延時間が短くなると、出力パルスのパルス幅が理想的な
パルス幅に対して短くなり、本来は２つのクロック周期
に跨って形成されるべきパルス幅に空白期間が生じ、安
定した階調表現ができなくなるという問題があった。ま
た、一旦製造された後、各遅延ゲートの遅延時間を調整
することができないためパルス幅を調整することもでき
ず、一定のクロック周期でしか使用することができなか
った。
延時間が短くなると、出力パルスのパルス幅が理想的な
パルス幅に対して短くなり、本来は２つのクロック周期
に跨って形成されるべきパルス幅に空白期間が生じ、安
定した階調表現ができなくなるという問題があった。ま
た、一旦製造された後、各遅延ゲートの遅延時間を調整
することができないためパルス幅を調整することもでき
ず、一定のクロック周期でしか使用することができなか
った。
【０００７】そこで、これらの問題を解決するため、出
願人は、セットパルスおよびリセットパルスをＲＳ−Ｆ
Ｆ回路のセット入力端およびリセット入力端に入力させ
ることにより、出力パルスの立ち上がり、立ち下がりの
タイミングを発生するタイミング発生用遅延回路を構成
する複数段の遅延ゲートの所定段数目に位置する遅延ゲ
ートより入力される遅延パルスと当該タイミング発生用
遅延回路に入力されるクロックパルスとの位相関係のず
れに基づいて、遅延ゲートの１段当たりの単位遅延時間
を制御する遅延時間制御回路を設けたパルス幅変調回路
を提案した（特願平４−３６１５１６号）。
願人は、セットパルスおよびリセットパルスをＲＳ−Ｆ
Ｆ回路のセット入力端およびリセット入力端に入力させ
ることにより、出力パルスの立ち上がり、立ち下がりの
タイミングを発生するタイミング発生用遅延回路を構成
する複数段の遅延ゲートの所定段数目に位置する遅延ゲ
ートより入力される遅延パルスと当該タイミング発生用
遅延回路に入力されるクロックパルスとの位相関係のず
れに基づいて、遅延ゲートの１段当たりの単位遅延時間
を制御する遅延時間制御回路を設けたパルス幅変調回路
を提案した（特願平４−３６１５１６号）。
【０００８】この回路によれば、遅延時間を、遅延ゲー
トの１段当たりの単位遅延時間が長くなっている場合に
は短くなるように、また単位遅延時間が長くなっている
場合には長くなるように制御でき、製造ばらつきや使用
環境などに依存しない安定した動作を実現できるという
利点がある。
トの１段当たりの単位遅延時間が長くなっている場合に
は短くなるように、また単位遅延時間が長くなっている
場合には長くなるように制御でき、製造ばらつきや使用
環境などに依存しない安定した動作を実現できるという
利点がある。
【０００９】しかしながら、この回路では、全遅延ライ
ンの遅延時間の１／２の周期をもったクロックが入力さ
れたとき、つまり入力していたクロックの２倍の周波数
を入力した場合、理想的には遅延値を小さくする方向に
フィードバックする必要があるが、実際には遅延値を大
きくする方向にフィードバックされてしまう。すなわ
ち、回路の動作周波数範囲が最小動作周波数から最小動
作周波数の２倍以下に制限されてしまうという問題があ
る。
ンの遅延時間の１／２の周期をもったクロックが入力さ
れたとき、つまり入力していたクロックの２倍の周波数
を入力した場合、理想的には遅延値を小さくする方向に
フィードバックする必要があるが、実際には遅延値を大
きくする方向にフィードバックされてしまう。すなわ
ち、回路の動作周波数範囲が最小動作周波数から最小動
作周波数の２倍以下に制限されてしまうという問題があ
る。
【００１０】また、一般にレーザビームプリンタにおい
ては、複数の解像度をサポートしているが、上述したパ
ルス幅変調回路では、１つの回路で入力されるクロック
周波数が２倍以上変わるような複数の解像度をサポート
できないという問題がある。したがって、クロック周波
数が２倍以上変化する解像度をサポートするためには複
数の回路を用いる必要があり、コスト増大を招くという
問題がある。
ては、複数の解像度をサポートしているが、上述したパ
ルス幅変調回路では、１つの回路で入力されるクロック
周波数が２倍以上変わるような複数の解像度をサポート
できないという問題がある。したがって、クロック周波
数が２倍以上変化する解像度をサポートするためには複
数の回路を用いる必要があり、コスト増大を招くという
問題がある。
【００１１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、製造ばらつきや使用環境の変動
にかかわらず正確な階調表現を実現できることはもとよ
り、動作周波数範囲を最小動作周波数の２倍以上に広く
でき、また複数の解像度に対応できコスト低減を図れる
パルス幅変調回路を提供することにある。
のであり、その目的は、製造ばらつきや使用環境の変動
にかかわらず正確な階調表現を実現できることはもとよ
り、動作周波数範囲を最小動作周波数の２倍以上に広く
でき、また複数の解像度に対応できコスト低減を図れる
パルス幅変調回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、一定周期ごとに入力される制御パルス
を遅延手段を介して任意の時間遅延させ、遅延された制
御パルスをラッチ手段のセット入力端およびリセット入
力端にそれぞれ入力し、当該セット入力端およびリセッ
ト入力端に入力された制御パルスに基づいてラッチ手段
より出力される出力パルスのパルス幅を変調するパルス
幅変調回路において、上記遅延手段を構成する遅延素子
と同等の遅延時間をもつ遅延素子を用いた基準信号発生
手段を備え、この基準信号発生手段の出力基準信号の周
波数と上記遅延手段に入力される制御パルスの周波数と
の位相比較を行い、両者の位相関係のずれに基づいて上
記遅延手段の遅延時間を制御する制御手段を有する。
め、本発明では、一定周期ごとに入力される制御パルス
を遅延手段を介して任意の時間遅延させ、遅延された制
御パルスをラッチ手段のセット入力端およびリセット入
力端にそれぞれ入力し、当該セット入力端およびリセッ
ト入力端に入力された制御パルスに基づいてラッチ手段
より出力される出力パルスのパルス幅を変調するパルス
幅変調回路において、上記遅延手段を構成する遅延素子
と同等の遅延時間をもつ遅延素子を用いた基準信号発生
手段を備え、この基準信号発生手段の出力基準信号の周
波数と上記遅延手段に入力される制御パルスの周波数と
の位相比較を行い、両者の位相関係のずれに基づいて上
記遅延手段の遅延時間を制御する制御手段を有する。
【００１３】また、本発明では、一定周期ごとに入力さ
れる制御パルスを遅延手段を介して任意の時間遅延さ
せ、遅延された制御パルスをラッチ手段のセット入力端
およびリセット入力端にそれぞれ入力し、当該セット入
力端およびリセット入力端に入力された制御パルスに基
づいてラッチ手段より出力される出力パルスのパルス幅
を変調するパルス幅変調回路において、上記遅延手段の
全遅延時間の１／ｎの遅延時間をもつ遅延素子を用いた
リングオシレータと、このリングオシレータの出力信号
をｎ分周する第１の分周手段と、上記遅延手段に入力さ
れる制御パルスを所定の分周比をもって分周する第２の
分周手段と、第１の分周手段の出力信号と第２の分周手
段との位相比較を行う位相比較手段とを備え、位相比較
手段で得られた位相関係のずれに基づいて上記遅延手段
の遅延時間を制御する制御手段を有する。
れる制御パルスを遅延手段を介して任意の時間遅延さ
せ、遅延された制御パルスをラッチ手段のセット入力端
およびリセット入力端にそれぞれ入力し、当該セット入
力端およびリセット入力端に入力された制御パルスに基
づいてラッチ手段より出力される出力パルスのパルス幅
を変調するパルス幅変調回路において、上記遅延手段の
全遅延時間の１／ｎの遅延時間をもつ遅延素子を用いた
リングオシレータと、このリングオシレータの出力信号
をｎ分周する第１の分周手段と、上記遅延手段に入力さ
れる制御パルスを所定の分周比をもって分周する第２の
分周手段と、第１の分周手段の出力信号と第２の分周手
段との位相比較を行う位相比較手段とを備え、位相比較
手段で得られた位相関係のずれに基づいて上記遅延手段
の遅延時間を制御する制御手段を有する。
【００１４】
【作用】本発明によれば、制御パルスが制御手段および
遅延手段に入力される。制御手段では、入力された制御
パルスの周波数と、遅延手段を構成する遅延素子と同等
の遅延時間をもつ遅延素子を用いた基準信号発生手段の
出力基準信号の周波数との位相比較が行われ、その結果
得られた両者の位相関係のずれに基づいて遅延手段の遅
延時間の制御が行われる。遅延手段では、制御手段によ
り遅延時間を制御パルス周期に合わせるように制御さ
れ、制御パルスは任意の時間遅延されて、ラッチ手段の
セット入力端およびリセット入力端にそれぞれ入力さ
れ、ラッチ手段の出力パルスのパルス幅が変調される。
遅延手段に入力される。制御手段では、入力された制御
パルスの周波数と、遅延手段を構成する遅延素子と同等
の遅延時間をもつ遅延素子を用いた基準信号発生手段の
出力基準信号の周波数との位相比較が行われ、その結果
得られた両者の位相関係のずれに基づいて遅延手段の遅
延時間の制御が行われる。遅延手段では、制御手段によ
り遅延時間を制御パルス周期に合わせるように制御さ
れ、制御パルスは任意の時間遅延されて、ラッチ手段の
セット入力端およびリセット入力端にそれぞれ入力さ
れ、ラッチ手段の出力パルスのパルス幅が変調される。
【００１５】本発明によれば、制御手段において、入力
された制御パルスが第２の分周手段により所定の分周比
をもって分周され位相比較手段に入力にされる。また、
遅延手段の全遅延時間の１／ｎの遅延時間をもつ遅延素
子を用いたリングオシレータの出力基準信号が第１の分
周手段でｎ分周されて位相比較手段に入力される。位相
比較手段では、第１の分周手段により分周された制御パ
ルスの周波数と第１の分周手段でｎ分周された基準信号
の周波数との位相比較が行われ、その結果得られた両者
の位相関係のずれに基づいて遅延手段の遅延時間の制御
が行われる。
された制御パルスが第２の分周手段により所定の分周比
をもって分周され位相比較手段に入力にされる。また、
遅延手段の全遅延時間の１／ｎの遅延時間をもつ遅延素
子を用いたリングオシレータの出力基準信号が第１の分
周手段でｎ分周されて位相比較手段に入力される。位相
比較手段では、第１の分周手段により分周された制御パ
ルスの周波数と第１の分周手段でｎ分周された基準信号
の周波数との位相比較が行われ、その結果得られた両者
の位相関係のずれに基づいて遅延手段の遅延時間の制御
が行われる。
【００１６】
【実施例】図１は本発明に係るパルス幅変調回路の一実
施例を示すブロック図、図２は図１の回路の各部におけ
る入出力波形を示すタイミングチャートである。図１に
おいて、１はパルスシェイパ、２は第１のプログラマブ
ル遅延回路（以下、遅延回路という）、３は第２の遅延
回路、４は第１のレジスタ、５は第２のレジスタ、６は
第３のレジスタ、７は第１のデコーダ、８は第２のデコ
ーダ、９は遅延時間制御回路、１０はＲＳ−ＦＦ回路を
それぞれ示している。
施例を示すブロック図、図２は図１の回路の各部におけ
る入出力波形を示すタイミングチャートである。図１に
おいて、１はパルスシェイパ、２は第１のプログラマブ
ル遅延回路（以下、遅延回路という）、３は第２の遅延
回路、４は第１のレジスタ、５は第２のレジスタ、６は
第３のレジスタ、７は第１のデコーダ、８は第２のデコ
ーダ、９は遅延時間制御回路、１０はＲＳ−ＦＦ回路を
それぞれ示している。
【００１７】パルスシェイパ１は、入力された周波数が
数１０ＭＨZ 、たとえば２０ＭＨZ〜４０ＭＨZ のクロ
ック信号ＣＬＫの立ち上がりエッジを基準にパルス幅の
細いクロックパルスＣＬＫＰ1 ，ＣＬＫＰ 1 に変換
し、第１の遅延回路２および遅延時間制御回路９に出力
する。ここでは、第１および第２の遅延回路２，３を十
分通過でき、最終段のＲＳ−ＦＦ回路１０にてパルスを
発生するに十分なパルス幅に変換する。
数１０ＭＨZ 、たとえば２０ＭＨZ〜４０ＭＨZ のクロ
ック信号ＣＬＫの立ち上がりエッジを基準にパルス幅の
細いクロックパルスＣＬＫＰ1 ，ＣＬＫＰ 1 に変換
し、第１の遅延回路２および遅延時間制御回路９に出力
する。ここでは、第１および第２の遅延回路２，３を十
分通過でき、最終段のＲＳ−ＦＦ回路１０にてパルスを
発生するに十分なパルス幅に変換する。
【００１８】第１の遅延回路２は、パルスシェイパ１に
より出力されるクロックパルスＣＬＫＰ1 およびその反
転パルスＣＬＫＰ 1 を一定時間ずつ遅延して出力する
複数段の遅延ゲートと、遅延ゲートにそれぞれ対応する
選択ゲートが直列に接続されて構成されており、パルス
幅設定データＰＷＤにより設定されたタイミングでセッ
トパルスＳＥＴをＲＳ−ＦＦ回路１０のセット入力端Ｓ
に出力するとともに、遅延作用を受けたクロックパルス
ＣＬＫＰ2 ，ＣＬＫＰ 2 を第２の遅延回路３に出力す
る。また、第１の遅延回路２は、クロックパルスＣＬＫ
Ｐ1 がほぼ中央に位置する遅延ゲート段を通過すると読
込許可信号Ｓ2 として第３のレジスタ６に出力する。第
１の遅延回路２の遅延時間は、第１のデコーダ７および
遅延時間制御回路９により制御される。
より出力されるクロックパルスＣＬＫＰ1 およびその反
転パルスＣＬＫＰ 1 を一定時間ずつ遅延して出力する
複数段の遅延ゲートと、遅延ゲートにそれぞれ対応する
選択ゲートが直列に接続されて構成されており、パルス
幅設定データＰＷＤにより設定されたタイミングでセッ
トパルスＳＥＴをＲＳ−ＦＦ回路１０のセット入力端Ｓ
に出力するとともに、遅延作用を受けたクロックパルス
ＣＬＫＰ2 ，ＣＬＫＰ 2 を第２の遅延回路３に出力す
る。また、第１の遅延回路２は、クロックパルスＣＬＫ
Ｐ1 がほぼ中央に位置する遅延ゲート段を通過すると読
込許可信号Ｓ2 として第３のレジスタ６に出力する。第
１の遅延回路２の遅延時間は、第１のデコーダ７および
遅延時間制御回路９により制御される。
【００１９】第２の遅延回路３は、第１の遅延回路２に
より出力されるクロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2
を一定時間ずつ遅延して出力する複数段の遅延ゲート
と、遅延ゲートにそれぞれ対応する選択ゲートが直列に
接続されて構成されており、パルス幅設定データＰＷＤ
により設定されたタイミングでリセットパルスＲＳＴを
ＲＳ−ＦＦ回路１０に出力する。また、第２の遅延回路
３は、クロックパルスＣＬＫＰ2 がほぼ中央に位置する
遅延ゲート段を通過すると読込許可信号Ｓ3 として第２
のレジスタ５に出力する。第２の遅延回路３の遅延時間
は、第２のデコーダ８および遅延時間制御回路９により
制御される。
より出力されるクロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2
を一定時間ずつ遅延して出力する複数段の遅延ゲート
と、遅延ゲートにそれぞれ対応する選択ゲートが直列に
接続されて構成されており、パルス幅設定データＰＷＤ
により設定されたタイミングでリセットパルスＲＳＴを
ＲＳ−ＦＦ回路１０に出力する。また、第２の遅延回路
３は、クロックパルスＣＬＫＰ2 がほぼ中央に位置する
遅延ゲート段を通過すると読込許可信号Ｓ3 として第２
のレジスタ５に出力する。第２の遅延回路３の遅延時間
は、第２のデコーダ８および遅延時間制御回路９により
制御される。
【００２０】これら第１および第２の遅延回路２，３は
直列接続され、全体としてセットパルスＳＥＴおよびリ
セットパルスＲＳＴをＲＳ−ＦＦ回路１０のセット入力
端Ｓおよびリセット入力端Ｒに入力させることにより出
力パルスＰＷＭOUT の立ち上がり、立ち下がりのタイミ
ングを発生するタイミング発生用遅延回路ＤＬＹとして
機能する。
直列接続され、全体としてセットパルスＳＥＴおよびリ
セットパルスＲＳＴをＲＳ−ＦＦ回路１０のセット入力
端Ｓおよびリセット入力端Ｒに入力させることにより出
力パルスＰＷＭOUT の立ち上がり、立ち下がりのタイミ
ングを発生するタイミング発生用遅延回路ＤＬＹとして
機能する。
【００２１】図３は、このタイミング発生用遅延回路の
構成例を示す回路図である。図３に示すように、第１お
よび第２の遅延回路２，３からなるタイミング発生用遅
延回路ＤＬＹは、差動入力段Ａとエミッタフォロワ出力
段Ｂとからなる遅延ゲートＧ（０）〜Ｇ（２n −１）が
直列に接続されて構成されている。各遅延ゲートＧの差
動入力段Ａはｎｐｎ型トランジスタＱ1 〜Ｑ3 および抵
抗素子Ｒ1 〜Ｒ3 により構成され、エミッタフォロワ出
力段Ｂはｎｐｎ型トランジスタＱ4 〜Ｑ7 および抵抗素
子Ｒ4 ，Ｒ5 により構成されており、具体的な接続は以
下のようになされている。
構成例を示す回路図である。図３に示すように、第１お
よび第２の遅延回路２，３からなるタイミング発生用遅
延回路ＤＬＹは、差動入力段Ａとエミッタフォロワ出力
段Ｂとからなる遅延ゲートＧ（０）〜Ｇ（２n −１）が
直列に接続されて構成されている。各遅延ゲートＧの差
動入力段Ａはｎｐｎ型トランジスタＱ1 〜Ｑ3 および抵
抗素子Ｒ1 〜Ｒ3 により構成され、エミッタフォロワ出
力段Ｂはｎｐｎ型トランジスタＱ4 〜Ｑ7 および抵抗素
子Ｒ4 ，Ｒ5 により構成されており、具体的な接続は以
下のようになされている。
【００２２】すなわち、差動入力段ＡのトランジスタＱ
1 およびＱ2 のエミッタ同士は接続され、トランジスタ
Ｑ1 のコレクタは抵抗素子Ｒ1 を介して電源電圧ＶCCに
接続され、トランジスタＱ2 のコレクタは抵抗素子Ｒ2
を介して電源電圧ＶCCに接続されている。トランジスタ
Ｑ1 およびＱ2 のエミッタ同士の接続中点はトランジス
タＱ3 のコレクタに接続され、トランジスタＱ3 のエミ
ッタは抵抗素子Ｒ3 を介して電源電圧ＶEEに接続されて
いる。第１段目の遅延ゲートＧ（０）の差動入力段Ａの
トランジスタＱ1 およびＱ2のベースはクロックパルス
ＣＬＫＰ1 およびその相補的反転クロックパルスＣＬＫ
Ｐ 1 の入力ラインに接続され、第２段目以降の差動入
力段ＡのトランジスタＱ1 およびＱ2 のベースは前段の
エミッタフォロワ出力段Ｂの各出力が接続されている。
また、トランジスタＱ3 のベースは電源電圧ＶCSに接続
されている。
1 およびＱ2 のエミッタ同士は接続され、トランジスタ
Ｑ1 のコレクタは抵抗素子Ｒ1 を介して電源電圧ＶCCに
接続され、トランジスタＱ2 のコレクタは抵抗素子Ｒ2
を介して電源電圧ＶCCに接続されている。トランジスタ
Ｑ1 およびＱ2 のエミッタ同士の接続中点はトランジス
タＱ3 のコレクタに接続され、トランジスタＱ3 のエミ
ッタは抵抗素子Ｒ3 を介して電源電圧ＶEEに接続されて
いる。第１段目の遅延ゲートＧ（０）の差動入力段Ａの
トランジスタＱ1 およびＱ2のベースはクロックパルス
ＣＬＫＰ1 およびその相補的反転クロックパルスＣＬＫ
Ｐ 1 の入力ラインに接続され、第２段目以降の差動入
力段ＡのトランジスタＱ1 およびＱ2 のベースは前段の
エミッタフォロワ出力段Ｂの各出力が接続されている。
また、トランジスタＱ3 のベースは電源電圧ＶCSに接続
されている。
【００２３】また、エミッタフォロワ出力段Ｂのトラン
ジスタＱ4 のコレクタは電源電圧Ｖ CCに接続され、エミ
ッタはトランジスタＱ6 のコレクタに接続され、ベース
は差動入力段ＡのトランジスタＱ1 のコレクタと抵抗素
子Ｒ1 との接続中点に接続されている。トランジスタＱ
5 のコレクタは電源電圧ＶCCに接続され、エミッタはト
ランジスタＱ7 のコレクタに接続され、ベースは差動入
力段ＡのトランジスタＱ2 のコレクタと抵抗素子Ｒ2 と
の接続中点に接続されている。トランジスタＱ6 のエミ
ッタは抵抗素子Ｒ4 を介して電源電圧ＶEEに接続され、
トランジスタＱ7 のエミッタは抵抗素子Ｒ5 を介して電
源電圧ＶEEに接続されている。そして、各遅延ゲートＧ
におけるエミッタフォロア出力段Ｂの電流源を構成する
トランジスタＱ6 ，Ｑ7 のベースは遅延時間制御回路９
の制御信号ＣＴＬの出力ラインに接続されている。
ジスタＱ4 のコレクタは電源電圧Ｖ CCに接続され、エミ
ッタはトランジスタＱ6 のコレクタに接続され、ベース
は差動入力段ＡのトランジスタＱ1 のコレクタと抵抗素
子Ｒ1 との接続中点に接続されている。トランジスタＱ
5 のコレクタは電源電圧ＶCCに接続され、エミッタはト
ランジスタＱ7 のコレクタに接続され、ベースは差動入
力段ＡのトランジスタＱ2 のコレクタと抵抗素子Ｒ2 と
の接続中点に接続されている。トランジスタＱ6 のエミ
ッタは抵抗素子Ｒ4 を介して電源電圧ＶEEに接続され、
トランジスタＱ7 のエミッタは抵抗素子Ｒ5 を介して電
源電圧ＶEEに接続されている。そして、各遅延ゲートＧ
におけるエミッタフォロア出力段Ｂの電流源を構成する
トランジスタＱ6 ，Ｑ7 のベースは遅延時間制御回路９
の制御信号ＣＴＬの出力ラインに接続されている。
【００２４】タイミング発生用遅延回路ＤＬＹは、遅延
時間制御回路９による制御信号ＣＴＬのレベルに応じ
て、エミッタフォロア出力段Ｂの電流源を構成するトラ
ンジスタＱ6 ，Ｑ7 のベース電圧を増減させてエミッタ
電流ＩEFを増減させることにより、エミッタフォロワ出
力段Ｂの出力端に出力が現れるまでの速度を変化させ
る。すなわち、タイミング発生用遅延回路ＤＬＹは、制
御信号ＣＴＬによって与えられるバイアス電圧が低い場
合には出力速度を遅くして遅延時間をその分長くし、バ
イアス電圧が高い場合には出力速度を速くして遅延時間
をその分短くする。
時間制御回路９による制御信号ＣＴＬのレベルに応じ
て、エミッタフォロア出力段Ｂの電流源を構成するトラ
ンジスタＱ6 ，Ｑ7 のベース電圧を増減させてエミッタ
電流ＩEFを増減させることにより、エミッタフォロワ出
力段Ｂの出力端に出力が現れるまでの速度を変化させ
る。すなわち、タイミング発生用遅延回路ＤＬＹは、制
御信号ＣＴＬによって与えられるバイアス電圧が低い場
合には出力速度を遅くして遅延時間をその分長くし、バ
イアス電圧が高い場合には出力速度を速くして遅延時間
をその分短くする。
【００２５】第１のレジスタ４は、入力クロック信号Ｃ
ＬＫの立ち上がりのタイミングで、ＲＳ−ＦＦ１０によ
る出力パルスＰＷＭOUT のパルス幅を設定するための８
ビットのパルス幅設定データＰＷＤ０〜７を取り込み、
取り込みデータＤ4 を第２のレジスタ５に出力する。
ＬＫの立ち上がりのタイミングで、ＲＳ−ＦＦ１０によ
る出力パルスＰＷＭOUT のパルス幅を設定するための８
ビットのパルス幅設定データＰＷＤ０〜７を取り込み、
取り込みデータＤ4 を第２のレジスタ５に出力する。
【００２６】第２のレジスタ５は、第２の遅延回路３に
よる読込許可信号Ｓ3 が入力されると、第１のレジスタ
４に保持されているパルス幅設定データＤ4 を取り込ん
で書き換え、クロックの前半周期に対応する第１のデコ
ーダ７および第３のレジスタ６に出力する。
よる読込許可信号Ｓ3 が入力されると、第１のレジスタ
４に保持されているパルス幅設定データＤ4 を取り込ん
で書き換え、クロックの前半周期に対応する第１のデコ
ーダ７および第３のレジスタ６に出力する。
【００２７】第３のレジスタ６は、第１の遅延回路２に
よる読込許可信号Ｓ2 が入力されると、第２のレジスタ
５に保持されているパルス幅設定データＤ5 を取り込ん
で書き換え、クロックの後半周期に対応する第２のデコ
ーダ８に出力する。
よる読込許可信号Ｓ2 が入力されると、第２のレジスタ
５に保持されているパルス幅設定データＤ5 を取り込ん
で書き換え、クロックの後半周期に対応する第２のデコ
ーダ８に出力する。
【００２８】第１のデコーダ７は、クロックパルスＣＬ
ＫＰ2 ，ＣＬＫＰ 2 が第２の遅延回路３の最終段に達
するまでの間に、第２のレジスタ５に取り込まれたパル
ス幅設定データＤ5 をデコードし、次のパルス周期Ｔに
対応するクロックパルスＣＬＫＰ1 ，ＣＬＫＰ 1 が第
１の遅延回路２に入力される前に何段目の遅延ゲートの
出力を選択するかを設定し、その結果を第１の遅延回路
２に出力する。
ＫＰ2 ，ＣＬＫＰ 2 が第２の遅延回路３の最終段に達
するまでの間に、第２のレジスタ５に取り込まれたパル
ス幅設定データＤ5 をデコードし、次のパルス周期Ｔに
対応するクロックパルスＣＬＫＰ1 ，ＣＬＫＰ 1 が第
１の遅延回路２に入力される前に何段目の遅延ゲートの
出力を選択するかを設定し、その結果を第１の遅延回路
２に出力する。
【００２９】第２のデコーダ８は、クロックパルスＣＬ
ＫＰ1 ，ＣＬＫＰ 1 が第１の遅延回路２の最終段に達
するまでの間に、第３のレジスタ６に取り込まれたパル
ス幅設定データＤ6 をデコードし、これらクロックパル
スＣＬＫＰ1 ，ＣＬＫＰ 1 に基づくクロックパルスＣＬ
ＫＰ2 ，ＣＬＫＰ 2 が第２の遅延回路３に入力される
前に何段目の遅延ゲートの出力を選択するかを設定し、
その結果を第２の遅延回路３に出力する。
ＫＰ1 ，ＣＬＫＰ 1 が第１の遅延回路２の最終段に達
するまでの間に、第３のレジスタ６に取り込まれたパル
ス幅設定データＤ6 をデコードし、これらクロックパル
スＣＬＫＰ1 ，ＣＬＫＰ 1 に基づくクロックパルスＣＬ
ＫＰ2 ，ＣＬＫＰ 2 が第２の遅延回路３に入力される
前に何段目の遅延ゲートの出力を選択するかを設定し、
その結果を第２の遅延回路３に出力する。
【００３０】遅延時間制御回路９は、出力パルスＰＷＭ
OUT の立ち上がり、立ち下がりのタイミングを発生する
第１および第２の遅延回路２，３からなるタイミング発
生用遅延回路ＤＬＹの全遅延時間の１／ｎの遅延時間を
持つ遅延ゲートを用いたリングオシレータからなる基準
信号発生回路９１を有し、この基準信号発生回路９１の
出力信号をｎ分周した信号とクロックパルスＣＬＫＰ1
の２分周出力との周波数の位相比較を行い、両者の差に
応じた電圧を発生し、制御信号ＣＴＬとして第１の遅延
回路２および第２の遅延回路３の各遅延ゲートＧを構成
するエミッタフォロワ出力段ＢのトランジスタＱ6 ，Ｑ
7 のベースに供給する。
OUT の立ち上がり、立ち下がりのタイミングを発生する
第１および第２の遅延回路２，３からなるタイミング発
生用遅延回路ＤＬＹの全遅延時間の１／ｎの遅延時間を
持つ遅延ゲートを用いたリングオシレータからなる基準
信号発生回路９１を有し、この基準信号発生回路９１の
出力信号をｎ分周した信号とクロックパルスＣＬＫＰ1
の２分周出力との周波数の位相比較を行い、両者の差に
応じた電圧を発生し、制御信号ＣＴＬとして第１の遅延
回路２および第２の遅延回路３の各遅延ゲートＧを構成
するエミッタフォロワ出力段ＢのトランジスタＱ6 ，Ｑ
7 のベースに供給する。
【００３１】図４は、遅延時間制御回路９の構成例を示
すブロック図である。図４に示すように、遅延時間制御
回路９は、基準信号発生回路９１、ｋ分周器９２、２分
周器９３、周波数位相比較器９４、遅延時間制御電圧発
生部９５およびローパスフィルタ（ＬＰＦ）９６により
構成されている。また、図４に示すタイミング発生用遅
延回路ＤＬＹは、上述したと同様に、図１における第１
および第２の遅延回路２，３を合わせたブロックに相当
する。
すブロック図である。図４に示すように、遅延時間制御
回路９は、基準信号発生回路９１、ｋ分周器９２、２分
周器９３、周波数位相比較器９４、遅延時間制御電圧発
生部９５およびローパスフィルタ（ＬＰＦ）９６により
構成されている。また、図４に示すタイミング発生用遅
延回路ＤＬＹは、上述したと同様に、図１における第１
および第２の遅延回路２，３を合わせたブロックに相当
する。
【００３２】基準信号発生回路９１は、タイミング発生
用遅延回路ＤＬＹを構成している遅延ゲートと同等の遅
延ゲートを用いたリングオシレータ形式となっている。
ここで、タイミング発生用遅延回路ＤＬＹに使用するゲ
ート数をｋ×ｎ、基準信号発生回路９１に使用している
ゲート数をｎとすると、基準信号発生回路９１はタイミ
ング発生用遅延回路ＤＬＹの全遅延時間の逆数のｋ／２
の周波数の信号を発生する。
用遅延回路ＤＬＹを構成している遅延ゲートと同等の遅
延ゲートを用いたリングオシレータ形式となっている。
ここで、タイミング発生用遅延回路ＤＬＹに使用するゲ
ート数をｋ×ｎ、基準信号発生回路９１に使用している
ゲート数をｎとすると、基準信号発生回路９１はタイミ
ング発生用遅延回路ＤＬＹの全遅延時間の逆数のｋ／２
の周波数の信号を発生する。
【００３３】ｋ分周器９２は、基準信号発生回路９１の
出力基準信号をｋ分周し、周波数位相比較器９４に出力
する。このように、基準信号発生回路９１の出力基準信
号をｋ分周器９２を用いてｋ分周することにより、タイ
ミング発生用遅延回路ＤＬＹをリングオシレータ方式で
発振させたときと同等の周波数の信号を発生することが
できる。２分周器９３は、パルスシェイパ１から出力さ
れたクロックパルスＣＬＫＰ1，ＣＬＫＰ 1 を差動ア
ンプを介して入力し、２分周して周波数位相比較器９４
に出力する。
出力基準信号をｋ分周し、周波数位相比較器９４に出力
する。このように、基準信号発生回路９１の出力基準信
号をｋ分周器９２を用いてｋ分周することにより、タイ
ミング発生用遅延回路ＤＬＹをリングオシレータ方式で
発振させたときと同等の周波数の信号を発生することが
できる。２分周器９３は、パルスシェイパ１から出力さ
れたクロックパルスＣＬＫＰ1，ＣＬＫＰ 1 を差動ア
ンプを介して入力し、２分周して周波数位相比較器９４
に出力する。
【００３４】周波数位相比較器９４は、ｋ分周器９２の
出力信号の周波数とクロック入力を２分周した信号の周
波数とを比較し、その差分に応じたレベルの信号を遅延
時間制御電圧発生部９５に出力する。遅延時間制御電圧
発生部９５は、周波数位相比較器９４の出力信号レベル
に応じた値の遅延時間制御電圧を発生する。この遅延時
間制御電圧は、ローパスフィルタ９６を介し、制御信号
ＣＴＬとして基準信号発生回路９１およびタイミング発
生用遅延回路ＤＬＹに出力される。
出力信号の周波数とクロック入力を２分周した信号の周
波数とを比較し、その差分に応じたレベルの信号を遅延
時間制御電圧発生部９５に出力する。遅延時間制御電圧
発生部９５は、周波数位相比較器９４の出力信号レベル
に応じた値の遅延時間制御電圧を発生する。この遅延時
間制御電圧は、ローパスフィルタ９６を介し、制御信号
ＣＴＬとして基準信号発生回路９１およびタイミング発
生用遅延回路ＤＬＹに出力される。
【００３５】すなわち、遅延時間制御回路９は、タイミ
ング発生用遅延回路ＤＬＹを構成する遅延ゲートと同等
の遅延ゲートを用いたリングオシレータからなる基準信
号発生回路９１の出力信号をｋ分周した信号の周波数と
クロック入力を２分周した信号の周波数を周波数位相比
較器９４で比較することにより、等価的にタイミング発
生用遅延回路ＤＬＹとクロック周期の周波数の比較を行
い、そのずれ量を制御電圧として検出してタイミング発
生用遅延回路ＤＬＹに入力させて、タイミング発生用遅
延回路ＤＬＹの遅延時間をクロック周期に合わせるよう
に制御している。
ング発生用遅延回路ＤＬＹを構成する遅延ゲートと同等
の遅延ゲートを用いたリングオシレータからなる基準信
号発生回路９１の出力信号をｋ分周した信号の周波数と
クロック入力を２分周した信号の周波数を周波数位相比
較器９４で比較することにより、等価的にタイミング発
生用遅延回路ＤＬＹとクロック周期の周波数の比較を行
い、そのずれ量を制御電圧として検出してタイミング発
生用遅延回路ＤＬＹに入力させて、タイミング発生用遅
延回路ＤＬＹの遅延時間をクロック周期に合わせるよう
に制御している。
【００３６】次に、上記構成による動作を、図２のタイ
ミングチャートを参照して説明する。まず、一定周期の
クロック信号ＣＬＫが、パルスシェイパ１および第１の
レジスタ４に入力される。パルスシェイパ１では、入力
されたクロック信号ＣＬＫが、その立ち上がりエッジを
基準にパルス幅の細いクロックパルスＣＬＫＰ1 ，ＣＬ
ＫＰ 1 に変換され、第１の遅延回路２および遅延時間
制御回路９に出力される。なお、クロックパルスＣＬＫ
Ｐ1 ，ＣＬＫＰ 1 の幅は、第１および第２の遅延回路
２，３を十分通過でき、最終段のＲＳ−ＦＦ回路１０に
てパルスを発生するに十分なパルス幅に変換される。ま
た、第１のレジスタ４では、入力クロック信号ＣＬＫの
立ち上がりのタイミングで、ＲＳ−ＦＦ１０による出力
パルスＰＷＭOUT のパルス幅を設定するための８ビット
のパルス幅設定データＰＷＤ０〜７が取り込まれ保持さ
れる。
ミングチャートを参照して説明する。まず、一定周期の
クロック信号ＣＬＫが、パルスシェイパ１および第１の
レジスタ４に入力される。パルスシェイパ１では、入力
されたクロック信号ＣＬＫが、その立ち上がりエッジを
基準にパルス幅の細いクロックパルスＣＬＫＰ1 ，ＣＬ
ＫＰ 1 に変換され、第１の遅延回路２および遅延時間
制御回路９に出力される。なお、クロックパルスＣＬＫ
Ｐ1 ，ＣＬＫＰ 1 の幅は、第１および第２の遅延回路
２，３を十分通過でき、最終段のＲＳ−ＦＦ回路１０に
てパルスを発生するに十分なパルス幅に変換される。ま
た、第１のレジスタ４では、入力クロック信号ＣＬＫの
立ち上がりのタイミングで、ＲＳ−ＦＦ１０による出力
パルスＰＷＭOUT のパルス幅を設定するための８ビット
のパルス幅設定データＰＷＤ０〜７が取り込まれ保持さ
れる。
【００３７】クロックパルスＣＬＫＰ1 ，ＣＬＫＰ 1
が入力された遅延時間制御回路９では、入力クロックパ
ルスＣＬＫＰが２分周器９３により２分周されて周波数
位相比較器９４に入力される。また、遅延時間制御回路
９においては、第１および第２の遅延回路２，３を合わ
せたブロックに相当するタイミング発生用遅延回路ＤＬ
Ｙを構成している遅延ゲートと同等の遅延ゲートを用い
てなるリングオシレータ形式の基準信号発生回路９１で
基準信号が発生され、この基準信号がｋ分周器９２でｋ
分周されて、周波数位相比較器９４に入力される。
が入力された遅延時間制御回路９では、入力クロックパ
ルスＣＬＫＰが２分周器９３により２分周されて周波数
位相比較器９４に入力される。また、遅延時間制御回路
９においては、第１および第２の遅延回路２，３を合わ
せたブロックに相当するタイミング発生用遅延回路ＤＬ
Ｙを構成している遅延ゲートと同等の遅延ゲートを用い
てなるリングオシレータ形式の基準信号発生回路９１で
基準信号が発生され、この基準信号がｋ分周器９２でｋ
分周されて、周波数位相比較器９４に入力される。
【００３８】周波数位相比較器９４では、ｋ分周器９２
の出力信号の周波数とクロック入力を２分周した信号の
周波数との比較が行われ、その差分に応じたレベルの信
号が遅延時間制御電圧発生部９５に出力される。遅延時
間制御電圧発生部９５では、周波数位相比較器９４の出
力信号レベルに応じた値の遅延時間制御電圧が発生さ
れ、この遅延時間制御電圧が、ローパスフィルタ９６を
介し、制御信号ＣＴＬとして基準信号発生回路９１およ
びタイミング発生用遅延回路ＤＬＹをなす第１の遅延回
路２および第２の遅延回路３のエミッタフォロワ出力段
Ｂの電流源を構成するトランジスタＱ6 ，Ｑ7 のベース
に供給するとともに、基準信号発生回路９１に帰還させ
る。
の出力信号の周波数とクロック入力を２分周した信号の
周波数との比較が行われ、その差分に応じたレベルの信
号が遅延時間制御電圧発生部９５に出力される。遅延時
間制御電圧発生部９５では、周波数位相比較器９４の出
力信号レベルに応じた値の遅延時間制御電圧が発生さ
れ、この遅延時間制御電圧が、ローパスフィルタ９６を
介し、制御信号ＣＴＬとして基準信号発生回路９１およ
びタイミング発生用遅延回路ＤＬＹをなす第１の遅延回
路２および第２の遅延回路３のエミッタフォロワ出力段
Ｂの電流源を構成するトランジスタＱ6 ，Ｑ7 のベース
に供給するとともに、基準信号発生回路９１に帰還させ
る。
【００３９】すなわち、遅延時間制御回路９では、等価
的にタイミング発生用遅延回路ＤＬＹとクロック周期の
周波数の比較が行われ、そのずれ量を制御電圧として検
出して第１および第２の遅延回路２，３に入力させ、第
１および第２の遅延回路２，３の遅延時間をクロック周
期に合わせるように制御が行われる。
的にタイミング発生用遅延回路ＤＬＹとクロック周期の
周波数の比較が行われ、そのずれ量を制御電圧として検
出して第１および第２の遅延回路２，３に入力させ、第
１および第２の遅延回路２，３の遅延時間をクロック周
期に合わせるように制御が行われる。
【００４０】第１の遅延回路２では、パルス幅設定デー
タＰＷＤに応じて第１のデコーダ７でデコードされた遅
延時間、および遅延時間制御回路９から出力された制御
信号ＣＴＬに基づきパルスシェイパ１によるクロックパ
ルスＣＬＫＰ1 ，ＣＬＫＰ 1 が遅延され、パルス幅設定
データＰＷＤにより設定されたタイミングでセットパル
スＳＥＴとしてＲＳ−ＦＦ回路１０のセット入力端Ｓに
出力されるとともに、遅延作用を受けたクロックパルス
は、クロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2 として第２
の遅延回路３に出力される。また、第１の遅延回路２に
おいては、クロックパルスＣＬＫＰ1 ，ＣＬＫＰ 1 がほ
ぼ中央に位置する遅延ゲート段を通過すると読込許可信
号Ｓ2 として第３のレジスタ６に出力される。
タＰＷＤに応じて第１のデコーダ７でデコードされた遅
延時間、および遅延時間制御回路９から出力された制御
信号ＣＴＬに基づきパルスシェイパ１によるクロックパ
ルスＣＬＫＰ1 ，ＣＬＫＰ 1 が遅延され、パルス幅設定
データＰＷＤにより設定されたタイミングでセットパル
スＳＥＴとしてＲＳ−ＦＦ回路１０のセット入力端Ｓに
出力されるとともに、遅延作用を受けたクロックパルス
は、クロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2 として第２
の遅延回路３に出力される。また、第１の遅延回路２に
おいては、クロックパルスＣＬＫＰ1 ，ＣＬＫＰ 1 がほ
ぼ中央に位置する遅延ゲート段を通過すると読込許可信
号Ｓ2 として第３のレジスタ６に出力される。
【００４１】第１の遅延回路２で所定時間の遅延作用を
受けたクロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2 が入力
された第２の遅延回路３では、パルス幅設定データＰＷ
Ｄに応じて第２のデコーダ８でデコードされた遅延時
間、および遅延時間制御回路９から出力された制御信号
ＣＴＬに基づきクロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2
が遅延され、パルス幅設定データＰＷＤにより設定され
たタイミングでリセットパルスＲＳＴとしてＲＳ−ＦＦ
回路１０のリセット入力端Ｒに出力される。また、第２
の遅延回路３においては、クロックパルスＣＬＫＰ2 ，
ＣＬＫＰ 2 がほぼ中央に位置する遅延ゲート段を通過す
ると読込許可信号Ｓ3 として第２のレジスタ５に出力さ
れる。
受けたクロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2 が入力
された第２の遅延回路３では、パルス幅設定データＰＷ
Ｄに応じて第２のデコーダ８でデコードされた遅延時
間、および遅延時間制御回路９から出力された制御信号
ＣＴＬに基づきクロックパルスＣＬＫＰ2 ，ＣＬＫＰ 2
が遅延され、パルス幅設定データＰＷＤにより設定され
たタイミングでリセットパルスＲＳＴとしてＲＳ−ＦＦ
回路１０のリセット入力端Ｒに出力される。また、第２
の遅延回路３においては、クロックパルスＣＬＫＰ2 ，
ＣＬＫＰ 2 がほぼ中央に位置する遅延ゲート段を通過す
ると読込許可信号Ｓ3 として第２のレジスタ５に出力さ
れる。
【００４２】第２の遅延回路３による読込許可信号Ｓ3
を受けた第２のレジスタ５では、読込許可信号Ｓ3 の立
ち上がりのタイミングで第１のレジス４に保持されてい
るデータＤ4 が取り込まれてデータの書き換えが行わ
れ、クロックの前半周期に対応する第１のデコーダ７お
よび第３のレジスタ６に出力される。また、第１の遅延
回路２による読込許可信号Ｓ2 を受けた第３のレジスタ
６では、読込許可信号Ｓ2 の立ち上がりのタイミングで
第２のレジス５に保持されているデータＤ5 が取り込ま
れてデータの書き換えが行われ、クロックの後半周期に
対応する第２のデコーダ８に出力される。
を受けた第２のレジスタ５では、読込許可信号Ｓ3 の立
ち上がりのタイミングで第１のレジス４に保持されてい
るデータＤ4 が取り込まれてデータの書き換えが行わ
れ、クロックの前半周期に対応する第１のデコーダ７お
よび第３のレジスタ６に出力される。また、第１の遅延
回路２による読込許可信号Ｓ2 を受けた第３のレジスタ
６では、読込許可信号Ｓ2 の立ち上がりのタイミングで
第２のレジス５に保持されているデータＤ5 が取り込ま
れてデータの書き換えが行われ、クロックの後半周期に
対応する第２のデコーダ８に出力される。
【００４３】第２のレジスタ５の保持データが入力され
た第１のデコーダ７においては、クロックパルスＣＬＫ
Ｐ2 ，ＣＬＫＰ 2 が第２の遅延回路３の最終段まで到
達するまでの間に、パルス幅設定データＰＷＤのデコー
ドが終了され、次のパルス周期Ｔに対応するクロックパ
ルスＣＬＫＰ1 ，ＣＬＫＰ 1 が第１の遅延回路２に入
力される前に何段目の遅延ゲートの出力を選択するかが
設定される。たとえば、やがて、次の周期Ｔのクロック
パルスＣＬＫＰ1 ，ＣＬＫＰ 1 が第１の遅延回路２の
ほぼ中央位置に位置する遅延ゲートを通過して読込許可
信号Ｓ2 が出力されると、上述したように第３のレジス
タ６には現在休止状態にある後半周期に対応するパルス
幅設定データＤ5 が第２のレジスタ５より取り込まれて
書き換えが行われる。
た第１のデコーダ７においては、クロックパルスＣＬＫ
Ｐ2 ，ＣＬＫＰ 2 が第２の遅延回路３の最終段まで到
達するまでの間に、パルス幅設定データＰＷＤのデコー
ドが終了され、次のパルス周期Ｔに対応するクロックパ
ルスＣＬＫＰ1 ，ＣＬＫＰ 1 が第１の遅延回路２に入
力される前に何段目の遅延ゲートの出力を選択するかが
設定される。たとえば、やがて、次の周期Ｔのクロック
パルスＣＬＫＰ1 ，ＣＬＫＰ 1 が第１の遅延回路２の
ほぼ中央位置に位置する遅延ゲートを通過して読込許可
信号Ｓ2 が出力されると、上述したように第３のレジス
タ６には現在休止状態にある後半周期に対応するパルス
幅設定データＤ5 が第２のレジスタ５より取り込まれて
書き換えが行われる。
【００４４】第３のレジスタ６の保持データが入力され
た第２のデコーダ８におては、クロックパルスＣＬＫＰ
1 ，ＣＬＫＰ 1 が第１の遅延回路２の最終段まで到達
するまでの間に、パルス幅設定データＰＷＤのデコード
が終了され、これらのクロックパルスＣＬＫＰ1 ，ＣＬ
ＫＰ 1 に基づくクロックパルスＣＬＫＰ2 ，ＣＬＫＰ
2 が第２の遅延回路３に入力される前に何段目の遅延
ゲートの出力を選択するかが設定される。
た第２のデコーダ８におては、クロックパルスＣＬＫＰ
1 ，ＣＬＫＰ 1 が第１の遅延回路２の最終段まで到達
するまでの間に、パルス幅設定データＰＷＤのデコード
が終了され、これらのクロックパルスＣＬＫＰ1 ，ＣＬ
ＫＰ 1 に基づくクロックパルスＣＬＫＰ2 ，ＣＬＫＰ
2 が第２の遅延回路３に入力される前に何段目の遅延
ゲートの出力を選択するかが設定される。
【００４５】以上のように、第１のデコーダ７および遅
延時間制御回路９により遅延時間が制御された第１の遅
延回路２から出力されるセットパルスＳＥＴ、並びに第
２のデコーダ８および遅延時間制御回路９により遅延時
間が制御された第２の遅延回路３から出力されるリセッ
トパルスＲＳＴが入力されるＲＳ−ＦＦ回路１０から、
パルス幅設定データＰＷＤに応じたパルス幅のパルスＰ
ＷＭOUT が出力される。
延時間制御回路９により遅延時間が制御された第１の遅
延回路２から出力されるセットパルスＳＥＴ、並びに第
２のデコーダ８および遅延時間制御回路９により遅延時
間が制御された第２の遅延回路３から出力されるリセッ
トパルスＲＳＴが入力されるＲＳ−ＦＦ回路１０から、
パルス幅設定データＰＷＤに応じたパルス幅のパルスＰ
ＷＭOUT が出力される。
【００４６】以上説明したように、本実施例によれば、
第１および第２の遅延回路２，３からなるタイミング発
生用遅延回路ＤＬＹの全遅延時間の逆数のｋ／２の周波
数の信号を発生する基準信号発生回路９１を備え、ｋ分
周器９２で基準信号発生回路９１の出力信号をｋ分周す
ることによりタイミング発生用遅延回路ＤＬＹをリング
オシレータ方式で発振させたときと同等の周波数の信号
を発生させ、周波数位相比較器９４でｋ分周信号とクロ
ックパルスＣＬＫＰ1 を２分周器９３で２分周した信号
との位相比較を行い、そのずれ量を制御電圧として検出
してタイミング発生用遅延回路ＤＬＹに入力させて、タ
イミング発生用遅延回路ＤＬＹの遅延時間をクロック周
期に合わせるように制御する遅延時間制御回路９を設け
たので、製造ばらつきや使用環境の変動にかかわらず正
確な階調表現を実現できることはもとより、動作周波数
範囲を広くでき、また、１回路で複数の解像度に対応が
でき、コスト低減を図れる。
第１および第２の遅延回路２，３からなるタイミング発
生用遅延回路ＤＬＹの全遅延時間の逆数のｋ／２の周波
数の信号を発生する基準信号発生回路９１を備え、ｋ分
周器９２で基準信号発生回路９１の出力信号をｋ分周す
ることによりタイミング発生用遅延回路ＤＬＹをリング
オシレータ方式で発振させたときと同等の周波数の信号
を発生させ、周波数位相比較器９４でｋ分周信号とクロ
ックパルスＣＬＫＰ1 を２分周器９３で２分周した信号
との位相比較を行い、そのずれ量を制御電圧として検出
してタイミング発生用遅延回路ＤＬＹに入力させて、タ
イミング発生用遅延回路ＤＬＹの遅延時間をクロック周
期に合わせるように制御する遅延時間制御回路９を設け
たので、製造ばらつきや使用環境の変動にかかわらず正
確な階調表現を実現できることはもとより、動作周波数
範囲を広くでき、また、１回路で複数の解像度に対応が
でき、コスト低減を図れる。
【００４７】なお、本実施例においては、入力クロック
パルスＣＬＫＰ1 の分周手段として２分周器を用いた
が、それ以上の分周比をもって分周する分周器を用いて
も勿論よい。この場合、入力クロックパルスＣＬＫＰ1
の分周をｍとすると、基準信号の分周器は（ｋ＋ｍ）／
２分周器であればよい。
パルスＣＬＫＰ1 の分周手段として２分周器を用いた
が、それ以上の分周比をもって分周する分周器を用いて
も勿論よい。この場合、入力クロックパルスＣＬＫＰ1
の分周をｍとすると、基準信号の分周器は（ｋ＋ｍ）／
２分周器であればよい。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
製造ばらつきや使用環境の変動にかかわらず正確な階調
表現を実現できることはもとより、動作周波数範囲を広
くできる。また、１回路で複数の解像度に対応ができる
ことから、コスト低減を図れる利点もある。
製造ばらつきや使用環境の変動にかかわらず正確な階調
表現を実現できることはもとより、動作周波数範囲を広
くできる。また、１回路で複数の解像度に対応ができる
ことから、コスト低減を図れる利点もある。
【図１】本発明に係るパルス幅変調回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】図１の回路の各部における入出力波形を示すタ
イミングチャートである。
イミングチャートである。
【図３】本発明に係る第１および第２の遅延回路全体に
より構成されるタイミング発生用遅延回路の構成例を示
す回路図である。
より構成されるタイミング発生用遅延回路の構成例を示
す回路図である。
【図４】本発明に係る遅延時間制御回路の構成例を示す
ブロック図である。
ブロック図である。
１…パルスシェイパ ２…第１のプログラマブル遅延回路 ３…第２のプログラマブル遅延回路 ４…第１のレジスタ ５…第２のレジスタ ６…第３のレジスタ ７…第１のデコーダ ８…第２のデコーダ ９…遅延時間制御回路 ９１…基準信号発生回路 ９２…ｋ分周器 ９３…２分周器 ９４…周波数位相比較器 ９５…遅延時間制御電圧発生部 ９６…ローパスフィルタ（ＬＰＦ） １０…ＲＳ−ＦＦ回路
Claims (2)
- 【請求項１】 一定周期ごとに入力される制御パルスを
遅延手段を介して任意の時間遅延させ、遅延された制御
パルスをラッチ手段のセット入力端およびリセット入力
端にそれぞれ入力し、当該セット入力端およびリセット
入力端に入力された制御パルスに基づいてラッチ手段よ
り出力される出力パルスのパルス幅を変調するパルス幅
変調回路において、 上記遅延手段を構成する遅延素子と同等の遅延時間をも
つ遅延素子を用いた基準信号発生手段を備え、この基準
信号発生手段の出力基準信号の周波数と上記遅延手段に
入力される制御パルスの周波数との位相比較を行い、両
者の位相関係のずれに基づいて上記遅延手段の遅延時間
を制御する制御手段を有することを特徴とするパルス幅
変調回路。 - 【請求項２】 一定周期ごとに入力される制御パルスを
遅延手段を介して任意の時間遅延させ、遅延された制御
パルスをラッチ手段のセット入力端およびリセット入力
端にそれぞれ入力し、当該セット入力端およびリセット
入力端に入力された制御パルスに基づいてラッチ手段よ
り出力される出力パルスのパルス幅を変調するパルス幅
変調回路において、 上記遅延手段の全遅延時間の１／ｎの遅延時間をもつ遅
延素子を用いたリングオシレータと、このリングオシレ
ータの出力信号をｎ分周する第１の分周手段と、上記遅
延手段に入力される制御パルスを所定の分周比をもって
分周する第２の分周手段と、第１の分周手段の出力信号
と第２の分周手段との位相比較を行う位相比較手段とを
備え、位相比較手段で得られた位相関係のずれに基づい
て上記遅延手段の遅延時間を制御する制御手段を有する
ことを特徴とするパルス幅変調回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051493A JP3326887B2 (ja) | 1993-07-30 | 1993-07-30 | パルス幅変調回路 |
| KR1019940017893A KR950004058A (ko) | 1993-07-30 | 1994-07-23 | 펄스폭 변조회로 |
| US08/280,182 US5428321A (en) | 1993-07-30 | 1994-07-25 | Pulse width modulator having controlled delay circuit |
| TW083106946A TW392390B (en) | 1993-07-30 | 1994-07-29 | Pulse width modulation circuit apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051493A JP3326887B2 (ja) | 1993-07-30 | 1993-07-30 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746094A true JPH0746094A (ja) | 1995-02-14 |
| JP3326887B2 JP3326887B2 (ja) | 2002-09-24 |
Family
ID=16259362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19051493A Expired - Fee Related JP3326887B2 (ja) | 1993-07-30 | 1993-07-30 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3326887B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594031B1 (ko) * | 1999-10-08 | 2006-06-28 | 삼성전자주식회사 | 링 오실레이터를 이용한 펄스폭변조 회로 및 방법 |
| JP2015021781A (ja) * | 2013-07-17 | 2015-02-02 | 株式会社デンソー | 加振装置 |
| CN112737549A (zh) * | 2020-12-25 | 2021-04-30 | 珠海格力电器股份有限公司 | 信号输出频率的调节方法及调节装置、电子设备 |
-
1993
- 1993-07-30 JP JP19051493A patent/JP3326887B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594031B1 (ko) * | 1999-10-08 | 2006-06-28 | 삼성전자주식회사 | 링 오실레이터를 이용한 펄스폭변조 회로 및 방법 |
| JP2015021781A (ja) * | 2013-07-17 | 2015-02-02 | 株式会社デンソー | 加振装置 |
| CN112737549A (zh) * | 2020-12-25 | 2021-04-30 | 珠海格力电器股份有限公司 | 信号输出频率的调节方法及调节装置、电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3326887B2 (ja) | 2002-09-24 |
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