JPH0746125B2 - スキャンテスト制御回路 - Google Patents
スキャンテスト制御回路Info
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- JPH0746125B2 JPH0746125B2 JP62256799A JP25679987A JPH0746125B2 JP H0746125 B2 JPH0746125 B2 JP H0746125B2 JP 62256799 A JP62256799 A JP 62256799A JP 25679987 A JP25679987 A JP 25679987A JP H0746125 B2 JPH0746125 B2 JP H0746125B2
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Description
【発明の詳細な説明】 〔概要〕 本発明は、論理LSI素子等を被試験体とし、被試験体内
のフリップフロップを直列接続したレジスタ回路をシフ
トクロック信号によりスキャンテストを実現するスキャ
ンテスト制御回路に関し、シフトレジスタに縦続接続さ
れたフリップフロップFFと、該フリップフロップFFを駆
動するクロック端子SCと、該フリップフロップFFへのデ
ータ書き込み用のスキャンイン端子Siと、該フリップフ
ロップFFへのデータ読み出し用のスキャンアウト端子So
とを備えた被試験体UUTに対して、 前記被試験体UUT内のテスト対象パーティション回路に
対するスキャンインフリップフロップSiFF番号データを
格納する有効スキャンイン番号メモリM10と、該メモリM
10に対応する前記フリップフロップFFへの書き込みデー
タパターンを格納する有効スキャンインパターンメモリ
M11と、シフトクロックSCを数えるカウンタCNTと、前記
カウンタCNTの順位と前記有効スキャンイン番号メモリM
10に格納されたテスト有効スキャンイン番号を比較する
第一の比較器CMP-1と、乱数パターン発生器とを有し、 少なくとも前記カウンタCNTの順位と前記有効スキャン
イン番号メモリM10に格納されているデータとを前記第
一の比較器CMP-1で比較し、同値であれば有効Siパター
ンメモリM11に格納されたデータを書き込み、同値でな
いときには前記乱数パターン発生器からの乱数データが
スキャンイン端子Siから書き込まれるようになした切り
換え器16が設けられているように構成する。
のフリップフロップを直列接続したレジスタ回路をシフ
トクロック信号によりスキャンテストを実現するスキャ
ンテスト制御回路に関し、シフトレジスタに縦続接続さ
れたフリップフロップFFと、該フリップフロップFFを駆
動するクロック端子SCと、該フリップフロップFFへのデ
ータ書き込み用のスキャンイン端子Siと、該フリップフ
ロップFFへのデータ読み出し用のスキャンアウト端子So
とを備えた被試験体UUTに対して、 前記被試験体UUT内のテスト対象パーティション回路に
対するスキャンインフリップフロップSiFF番号データを
格納する有効スキャンイン番号メモリM10と、該メモリM
10に対応する前記フリップフロップFFへの書き込みデー
タパターンを格納する有効スキャンインパターンメモリ
M11と、シフトクロックSCを数えるカウンタCNTと、前記
カウンタCNTの順位と前記有効スキャンイン番号メモリM
10に格納されたテスト有効スキャンイン番号を比較する
第一の比較器CMP-1と、乱数パターン発生器とを有し、 少なくとも前記カウンタCNTの順位と前記有効スキャン
イン番号メモリM10に格納されているデータとを前記第
一の比較器CMP-1で比較し、同値であれば有効Siパター
ンメモリM11に格納されたデータを書き込み、同値でな
いときには前記乱数パターン発生器からの乱数データが
スキャンイン端子Siから書き込まれるようになした切り
換え器16が設けられているように構成する。
超LSI等よりなる集積規模の大きい論理回路を被試験体
とする試験は、入出力ピン数が限られるため、例えば仕
様性能を確認するデータの作成等にあっては外部から直
接データの書込みあるいは読み出しが可能となるシフト
レジスタ（スキャンイン／アウト）方式による試験シス
テムが構成される。
とする試験は、入出力ピン数が限られるため、例えば仕
様性能を確認するデータの作成等にあっては外部から直
接データの書込みあるいは読み出しが可能となるシフト
レジスタ（スキャンイン／アウト）方式による試験シス
テムが構成される。
本発明はかかる試験システムの構成にかかり、被試験体
の論理動作回路とは別個形成されたシフトレジスタのテ
ストモード回路に対し、予め形成されたテストデータパ
ターンを用いて行うスキャンテスト制御回路に関す。
の論理動作回路とは別個形成されたシフトレジスタのテ
ストモード回路に対し、予め形成されたテストデータパ
ターンを用いて行うスキャンテスト制御回路に関す。
第４図は被試験体UUT内部における論理回路のパーティ
ション回路図、第６図（ａ）はテスト時転送されるスキ
ャンデータ波形とシフトクロックSC（Sift Clock）波形
である。同図（ｂ）はスキャンテスト制御回路ブロック
図である。
ション回路図、第６図（ａ）はテスト時転送されるスキ
ャンデータ波形とシフトクロックSC（Sift Clock）波形
である。同図（ｂ）はスキャンテスト制御回路ブロック
図である。
第４図において、被試験体UUT内の論理回路は、機能単
位に分割されP-1,P-2,P-3,P-4,P-nのパーティション回
路が形成され、かつこれら回路を取り囲んでフリップフ
ロップFF回路は直列接続されたシフトレジスタが形成さ
れる。
位に分割されP-1,P-2,P-3,P-4,P-nのパーティション回
路が形成され、かつこれら回路を取り囲んでフリップフ
ロップFF回路は直列接続されたシフトレジスタが形成さ
れる。
UUTの図示シフトクロック端子SCは、シフトレジスタを
駆動するクロック端子である。
駆動するクロック端子である。
スキャンイン端子Siとスキャンアウト端子Soはそれぞれ
シフトレジスタのスキャンインまたはスキャンアウト端
子である。
シフトレジスタのスキャンインまたはスキャンアウト端
子である。
第４図中、斜線入りパーティションP-2回路をテスト対
象論理回路とすると、該P-2回路の論理入力当該位置に
あるスキャンインフリップフロップSiFFから該回路内の
論理組合せ回路に対してテストデータパターンが書込ま
れる。またデータパターンが書込まれた論理回路の出力
当該位置にあるスキャンアウトフリップフロップSoFFか
ら該論理回路の応答動作パターンが読み出される。
象論理回路とすると、該P-2回路の論理入力当該位置に
あるスキャンインフリップフロップSiFFから該回路内の
論理組合せ回路に対してテストデータパターンが書込ま
れる。またデータパターンが書込まれた論理回路の出力
当該位置にあるスキャンアウトフリップフロップSoFFか
ら該論理回路の応答動作パターンが読み出される。
第６図（ａ）図は、P-2回路のスキャンインフリップフ
ロップSiFFを呼び出すクロック信号のSC波形と、スキャ
ンイン端子Siを介してスキャンインフリップフロップSi
FFに書込みされる有効スキャンインパターンメモリM11
格納のスキャンインデータ波形である。時間軸上の波形
Ａは、SC信号波形に同期して入力されるスキャンインデ
ータ領域、Ｎはスキャンデータの無い無効ビット領域で
ある。スキャンインフリップフロップSiFFへのテストデ
ータの書込みは、第５図（ｂ）図に示すシフトクロック
端子SCへ印加されるシフトクロック順位を数えるカウン
タCNTと、第一の比較器CMP-1とにより、有効「スキャン
イン」番号メモリM10に格納された番号データを呼び出
して行われる。
ロップSiFFを呼び出すクロック信号のSC波形と、スキャ
ンイン端子Siを介してスキャンインフリップフロップSi
FFに書込みされる有効スキャンインパターンメモリM11
格納のスキャンインデータ波形である。時間軸上の波形
Ａは、SC信号波形に同期して入力されるスキャンインデ
ータ領域、Ｎはスキャンデータの無い無効ビット領域で
ある。スキャンインフリップフロップSiFFへのテストデ
ータの書込みは、第５図（ｂ）図に示すシフトクロック
端子SCへ印加されるシフトクロック順位を数えるカウン
タCNTと、第一の比較器CMP-1とにより、有効「スキャン
イン」番号メモリM10に格納された番号データを呼び出
して行われる。
P-2回路の前記スキャンテスト方法は、もちろん被試験
体UUT内の他のパーティションP-1,P-3回路に対して同様
にして行われる。
体UUT内の他のパーティションP-1,P-3回路に対して同様
にして行われる。
かような被試験体UUTに対するパーティション回路は、
論理回路の集積規模が大きくなればなる程、これに応じ
てパーティション単位回路を小さくすることによりシフ
トレジスタ方式による論理回路の検証効率が高められ
る。
論理回路の集積規模が大きくなればなる程、これに応じ
てパーティション単位回路を小さくすることによりシフ
トレジスタ方式による論理回路の検証効率が高められ
る。
次に第６図（ｂ）を参照して、従来におけるスキャンテ
スト制御回路の基本的構成を説明する。
スト制御回路の基本的構成を説明する。
同図（ｂ）の制御回路ブロック図において、 スキャン制御、SC信号によるUUT内シフトレジスタの駆
動制御回路、UUT内テスト対象パーティション回路に対
してスキャンイン／アウトされるデータ格納のメモリ群
回路、UUTの論理応答動作結果を収録する回路から構成
される。
動制御回路、UUT内テスト対象パーティション回路に対
してスキャンイン／アウトされるデータ格納のメモリ群
回路、UUTの論理応答動作結果を収録する回路から構成
される。
シフトレジスタの駆動制御回路は、シフトクロック端子
SCにクロック信号を送出するシフトクロックSC発生器、
クロック順位を数えるカウンタCNT、該CNTの番号と、有
効スキャンイン番号メモリM10（第６図では、有効Si番
号メモリM10と略称）の番号データとを比較する第一の
比較器CMP-1からなる。
SCにクロック信号を送出するシフトクロックSC発生器、
クロック順位を数えるカウンタCNT、該CNTの番号と、有
効スキャンイン番号メモリM10（第６図では、有効Si番
号メモリM10と略称）の番号データとを比較する第一の
比較器CMP-1からなる。
メモリ群回路は、各パーティション回路のスキャンイン
フリップフロップSiFF番号データを格納する有効スキャ
ンイン番号メモリM10、該メモリM10格納の番号に対応す
るスキャンインFFへの書込みデータを格納する有効スキ
ャンインパターンメモリM11（第６図では、有効Siパタ
ーンメモリM11と略称）、 各パーティション回路のスキャンアウトフリップフロッ
プSoFF番号データを格納する有効スキャンアウト番号メ
モリM20（第６図では、有効So番号メモリM20と略称）、
該メモリM20格納の番号に対応するスキャンアウトフリ
ップフロップSoFFからの期待データパターンを格納する
So期待パターンメモリM21、及び、前記So期待パターン
メモリM21に対する論理応答動作結果を収録するSoフェ
イルメモリからなる。
フリップフロップSiFF番号データを格納する有効スキャ
ンイン番号メモリM10、該メモリM10格納の番号に対応す
るスキャンインFFへの書込みデータを格納する有効スキ
ャンインパターンメモリM11（第６図では、有効Siパタ
ーンメモリM11と略称）、 各パーティション回路のスキャンアウトフリップフロッ
プSoFF番号データを格納する有効スキャンアウト番号メ
モリM20（第６図では、有効So番号メモリM20と略称）、
該メモリM20格納の番号に対応するスキャンアウトフリ
ップフロップSoFFからの期待データパターンを格納する
So期待パターンメモリM21、及び、前記So期待パターン
メモリM21に対する論理応答動作結果を収録するSoフェ
イルメモリからなる。
これら有効スキャンイン番号または有効スキャンアウト
番号メモリ格納の番号データ、あるいは有効スキャンイ
ンパターンメモリM11,スキャンアウト期待パターンメモ
リM21（第６図では、So期待パターンメモリM21と略称）
格納のデータは、スキャンインまたはアウトの都度、ア
ドレスインクレメント信号（メモリ端子Ａへ入力）によ
ってそれぞれのメモリ格納データが更新される。
番号メモリ格納の番号データ、あるいは有効スキャンイ
ンパターンメモリM11,スキャンアウト期待パターンメモ
リM21（第６図では、So期待パターンメモリM21と略称）
格納のデータは、スキャンインまたはアウトの都度、ア
ドレスインクレメント信号（メモリ端子Ａへ入力）によ
ってそれぞれのメモリ格納データが更新される。
これを例えばスキャンイン端子Siに対し、有効スキャン
インパターンメモリM11データの書込みについて説明す
ると、 クロック（SC）カウンタCNTの順位数と有効スキャンイ
ンパターンメモリM10の番号データとを常に比較する第
一の比較器CMP-1により、もし同じ番号となれば、ゲー
ト素子４が開き、メモリM11格納のスキャンインデータ
パターンが有効となり該パターンがスキャンイン端子Si
からスキャンインされ、同時にメモリM10,M11内アドレ
スガ＋１増加する。
インパターンメモリM11データの書込みについて説明す
ると、 クロック（SC）カウンタCNTの順位数と有効スキャンイ
ンパターンメモリM10の番号データとを常に比較する第
一の比較器CMP-1により、もし同じ番号となれば、ゲー
ト素子４が開き、メモリM11格納のスキャンインデータ
パターンが有効となり該パターンがスキャンイン端子Si
からスキャンインされ、同時にメモリM10,M11内アドレ
スガ＋１増加する。
かかるアドレスインクレメントは、スキャンアウト端子
Soから読み出すスキャンアウト側の第二の比較器CMP-2
順位と有効So番号メモリM20の番号データの一致によっ
て、判定回路を動作させるスキャンアウト期待パターン
メモリM21の格納データについてもスキャンアウトと同
時になされる。そしてSo期待パターンメモリM21格納デ
ータパターンは、スキャンアウト端子Soからのスキャン
アウトデータと判定回路で比較照合され照合結果が一致
しない時はフェイルマークをメモリM30に記録（書込
む）せしめる。
Soから読み出すスキャンアウト側の第二の比較器CMP-2
順位と有効So番号メモリM20の番号データの一致によっ
て、判定回路を動作させるスキャンアウト期待パターン
メモリM21の格納データについてもスキャンアウトと同
時になされる。そしてSo期待パターンメモリM21格納デ
ータパターンは、スキャンアウト端子Soからのスキャン
アウトデータと判定回路で比較照合され照合結果が一致
しない時はフェイルマークをメモリM30に記録（書込
む）せしめる。
論理回路における前述のスキャンテストにおいて、ある
時点で直接テストに関係のないスキャンインフリップフ
ロップSiFFには、無効ビットまたはダミーデータ（第６
図（ａ）のスキャンインデータ波形参照）として、“0"
または“1"何れかの固定値が設定されていた。然し、テ
スト対象パーティション回路相互間で短絡故障があった
場合を考えると、ダミーデータが固定値だと試験対象回
路以外のパーティション回路に対する論理状態は常に一
定であることから、テスト対象パーティション内組合せ
論理回路への影響が少なく、回路間の短絡故障が発見し
にくいと云う不都合がある。
時点で直接テストに関係のないスキャンインフリップフ
ロップSiFFには、無効ビットまたはダミーデータ（第６
図（ａ）のスキャンインデータ波形参照）として、“0"
または“1"何れかの固定値が設定されていた。然し、テ
スト対象パーティション回路相互間で短絡故障があった
場合を考えると、ダミーデータが固定値だと試験対象回
路以外のパーティション回路に対する論理状態は常に一
定であることから、テスト対象パーティション内組合せ
論理回路への影響が少なく、回路間の短絡故障が発見し
にくいと云う不都合がある。
本発明のスキャンテスト制御回路は第１図回路ブロック
図に示されるように、 スキャンカウンタCNTの順位と有効スキャンイン番号メ
モリM10（第１図では、有効Si番号メモリM10と略称）格
納の番号データのそれぞれを比較する第一の比較器CMP-
1、及び、乱数パターン発生器を具備し、第一の比較器C
MP-1の入力番号が同値であれば、有効スキャンインパタ
ーンメモリM10（第１図では、有効SiパターンメモリM11
と略称）格納のデータを書込み、 第一の比較器CMP-1の入力番号が同値でないときは乱数
パターン発生器よりの乱数データを書き込み可能とする
切替え器16が、被試験体UUTのスキャンイン端子Siに設
けたことである。
図に示されるように、 スキャンカウンタCNTの順位と有効スキャンイン番号メ
モリM10（第１図では、有効Si番号メモリM10と略称）格
納の番号データのそれぞれを比較する第一の比較器CMP-
1、及び、乱数パターン発生器を具備し、第一の比較器C
MP-1の入力番号が同値であれば、有効スキャンインパタ
ーンメモリM10（第１図では、有効SiパターンメモリM11
と略称）格納のデータを書込み、 第一の比較器CMP-1の入力番号が同値でないときは乱数
パターン発生器よりの乱数データを書き込み可能とする
切替え器16が、被試験体UUTのスキャンイン端子Siに設
けたことである。
第５図の回路において、パーティション２のネットＡと
パーティション１のネットＢが短絡故障をしていたとす
る。そして、試験のある時点でパーティション２が試験
対象で、パーティション１が試験対象外とする。
パーティション１のネットＢが短絡故障をしていたとす
る。そして、試験のある時点でパーティション２が試験
対象で、パーティション１が試験対象外とする。
こゝで動作説明に入る前に、短絡故障が検出されるメカ
ニズムを説明する。
ニズムを説明する。
一般的な論理回路においては、論理状態によって信号強
度が異なる。例えば、TTL回路などにおいては、論理０
の信号強度の方が論理１の信号強度より強いのが一般的
である。すなわち、論理０状態のネットと論理１状態の
ネットが短絡すると、論理０の状態に引き込まれること
が分かっている。
度が異なる。例えば、TTL回路などにおいては、論理０
の信号強度の方が論理１の信号強度より強いのが一般的
である。すなわち、論理０状態のネットと論理１状態の
ネットが短絡すると、論理０の状態に引き込まれること
が分かっている。
従って、短絡故障があるネットを試験しても、短絡の相
手方の論理が１であれば、あたかも正常動作しているか
のように振る舞うために短絡故障は検出できない。当
然、相手の論理が０であれば、被試験ネットの期待値が
１のときに、論理０が現れるので故障が検出される。
手方の論理が１であれば、あたかも正常動作しているか
のように振る舞うために短絡故障は検出できない。当
然、相手の論理が０であれば、被試験ネットの期待値が
１のときに、論理０が現れるので故障が検出される。
もちろん、相手の論理と自分の論理が同じ場合も、正常
に振る舞うので故障は検出されない。この関係は、下記
のようになる。
に振る舞うので故障は検出されない。この関係は、下記
のようになる。
・短絡の相手方の論理 ： ０ １ ０ １ ・被試験ネットの論理 ： ０ ０ １ １ つまり、短絡の相手方の論理:0、被試験ネットの論理:1
の組み合わせのとき、故障検出可能となる。
の組み合わせのとき、故障検出可能となる。
従来の方法では、パーティション１は試験対象外なの
で、固定値（こゝでは論理０とする）が、パーティショ
ン入力X11〜X14にスキャンインテスト制御回路から印加
される。論理素子M5の入力が０、０なので、M5の出力す
なわち、ネットＢの論理は１となる。X11とX12に印加さ
れる論理は常に０、０なので、ネットＢは論理１を保持
し続ける。従って、パーティション２のネットＡと短絡
していても、ネットＡは正常に動作してしまうので、永
久にネットＡとネットＢの短絡故障を検出することがで
きない。
で、固定値（こゝでは論理０とする）が、パーティショ
ン入力X11〜X14にスキャンインテスト制御回路から印加
される。論理素子M5の入力が０、０なので、M5の出力す
なわち、ネットＢの論理は１となる。X11とX12に印加さ
れる論理は常に０、０なので、ネットＢは論理１を保持
し続ける。従って、パーティション２のネットＡと短絡
していても、ネットＡは正常に動作してしまうので、永
久にネットＡとネットＢの短絡故障を検出することがで
きない。
それに対して、本発明においては、試験対象外パーティ
ションに固定値でなく乱数を印加するようにしている。
そうすると、X11、X12には論理０ばかりでなく、00、0
1、10、11の論理が印加される。X11、X12に論理11が印
加されるときに、ネットＢは論理０となる。この状態の
ときにネットＡが論理１を期待するテストを実行すれ
ば、故障は検出できることになる。X11、X12に印加され
る乱数とネットＡのテストパターンとは何ら関連がな
い。従って、ネットＡのX11、X12に論理11が印加される
ときに、必ずしもネットＡのテストパターンの期待値が
１で、かつそれがパーティション２の出力Y22へ伝播さ
れるという保証はない。しかし、多数のテストパターン
を印加することにより、何れは必ず短絡故障が検出可能
となる。
ションに固定値でなく乱数を印加するようにしている。
そうすると、X11、X12には論理０ばかりでなく、00、0
1、10、11の論理が印加される。X11、X12に論理11が印
加されるときに、ネットＢは論理０となる。この状態の
ときにネットＡが論理１を期待するテストを実行すれ
ば、故障は検出できることになる。X11、X12に印加され
る乱数とネットＡのテストパターンとは何ら関連がな
い。従って、ネットＡのX11、X12に論理11が印加される
ときに、必ずしもネットＡのテストパターンの期待値が
１で、かつそれがパーティション２の出力Y22へ伝播さ
れるという保証はない。しかし、多数のテストパターン
を印加することにより、何れは必ず短絡故障が検出可能
となる。
第５図に示した回路においては、平均32パターン（ネッ
トＡが１になる確率:1/2、M4が活性化されるネットＡの
故障がY22へ伝播される確率:1/4、ネットＢが０になる
確率1/4の積）に１回の確率で短絡故障が検出できる。
トＡが１になる確率:1/2、M4が活性化されるネットＡの
故障がY22へ伝播される確率:1/4、ネットＢが０になる
確率1/4の積）に１回の確率で短絡故障が検出できる。
なお、パーティション２のテストパターンは特別に短絡
故障検出用のテストパターンでなく、通常のファンクシ
ョンテストパターン（縮退故障検出）を使用する。
故障検出用のテストパターンでなく、通常のファンクシ
ョンテストパターン（縮退故障検出）を使用する。
第２図は、被試験体UUT内テスト対象パーティション回
路の例えば、P-2とP-1間における相互論理組合せ回路内
部で短絡故障“S"によって回路P-2に対し論理動作障害
があることを示す第４図と同じ回路構成ブロック図であ
る。
路の例えば、P-2とP-1間における相互論理組合せ回路内
部で短絡故障“S"によって回路P-2に対し論理動作障害
があることを示す第４図と同じ回路構成ブロック図であ
る。
以下、本発明の実施例を、第１図のスキャンテスト制御
回路ブロック図を参照しながら説明する。第１図と第６
図（ｂ）を比較すれば明らかとなる如く、第１図実施例
図中、有効スキャンイン番号メモリM10,有効スキャンア
ウト番号メモリM20（第１図では、有効So番号メモリM20
と略称）、テスト対象パーティション回路への書込みデ
ータを格納するSiパターンメモリM11,また該回路より読
み出されるスキャンアウトデータを格納するスキャンア
ウト期待パターンメモリM21（第１図では、So期待パタ
ーンメモリM21と略称）等のメモリ回路群等の構成とそ
の動作機能は従来と同じである。
回路ブロック図を参照しながら説明する。第１図と第６
図（ｂ）を比較すれば明らかとなる如く、第１図実施例
図中、有効スキャンイン番号メモリM10,有効スキャンア
ウト番号メモリM20（第１図では、有効So番号メモリM20
と略称）、テスト対象パーティション回路への書込みデ
ータを格納するSiパターンメモリM11,また該回路より読
み出されるスキャンアウトデータを格納するスキャンア
ウト期待パターンメモリM21（第１図では、So期待パタ
ーンメモリM21と略称）等のメモリ回路群等の構成とそ
の動作機能は従来と同じである。
被試験体UUTのスキャンイン端子Siにおいて、シフトク
ロックSC信号の順位を数えるカウンタCNTのスキャン順
位データとテスト対象フリップフロップFF番号を格納す
る有効Si番号メモリM10の番号データとを比較する第一
の比較器CMP-1出力に対し、従来、ANDデート素子４が設
けられていたが、本発明は、スキャンイン端子Siに対し
ANDゲート素子４と５、及びORゲート素子６からなる切
替え器10と、該切替え器10の前記ANDゲート素子５の入
力側に乱数パターン発生器が設けられる。
ロックSC信号の順位を数えるカウンタCNTのスキャン順
位データとテスト対象フリップフロップFF番号を格納す
る有効Si番号メモリM10の番号データとを比較する第一
の比較器CMP-1出力に対し、従来、ANDデート素子４が設
けられていたが、本発明は、スキャンイン端子Siに対し
ANDゲート素子４と５、及びORゲート素子６からなる切
替え器10と、該切替え器10の前記ANDゲート素子５の入
力側に乱数パターン発生器が設けられる。
前記カウンタCNTのスキャン順位データとメモリM10の番
号データが一致すれば、第一の比較器CMP-1が動作し、C
MP-1の制御信号により、メモリM10格納データがスキャ
ンイン端子Siからテスト対象パーティション回路のスキ
ャンインフリップフロップSiFFに対して、データ書込み
がされる。
号データが一致すれば、第一の比較器CMP-1が動作し、C
MP-1の制御信号により、メモリM10格納データがスキャ
ンイン端子Siからテスト対象パーティション回路のスキ
ャンインフリップフロップSiFFに対して、データ書込み
がされる。
一致しなければ、ANDデート素子５が有効になり乱数パ
ターン発生器からのパターンデータがSi端子に書込みさ
れる。
ターン発生器からのパターンデータがSi端子に書込みさ
れる。
これにより、スキャンインデータパターンが存在しない
領域において、従来、論理値“0"または“1"に固定され
ていたダミーデータ送出のテスト対象外パーティション
回路のスキャンインフリップフロップSiFFに対して、乱
数パターン発生器からの動的パターンデータが書込まれ
ることとなり、テスト対象パーティション回路に対する
短絡故障検出が容易に行われる。
領域において、従来、論理値“0"または“1"に固定され
ていたダミーデータ送出のテスト対象外パーティション
回路のスキャンインフリップフロップSiFFに対して、乱
数パターン発生器からの動的パターンデータが書込まれ
ることとなり、テスト対象パーティション回路に対する
短絡故障検出が容易に行われる。
しかし、テスト対象パーティション回路とそれ以外のパ
ーティション回路間に短絡故障がなければ、書込みされ
た乱数パターン発生器からのパターンデータがいかなる
データであっても、例えば第２図のスキャンアウト端子
Soを介して、スキャンアウトされたフリップフロップSo
FF（FFn,FFn＋1,FFn＋２）から読み出されるデータは、
早期時点で書込まれたスキャンインフリップフロップSi
FF（FF1,FF2,FF3,FF4より書込まれたスキャンインデー
タに対する該論理回路の動作応答スキャンアウトパター
ンが取り出される。
ーティション回路間に短絡故障がなければ、書込みされ
た乱数パターン発生器からのパターンデータがいかなる
データであっても、例えば第２図のスキャンアウト端子
Soを介して、スキャンアウトされたフリップフロップSo
FF（FFn,FFn＋1,FFn＋２）から読み出されるデータは、
早期時点で書込まれたスキャンインフリップフロップSi
FF（FF1,FF2,FF3,FF4より書込まれたスキャンインデー
タに対する該論理回路の動作応答スキャンアウトパター
ンが取り出される。
本発明のスキャンテスト制御回路におけるスキャンイン
フリップフロップSiFFに書込みされる有効スキャンイン
パターメモリM11格納のテスト入力データ、またはスキ
ャンアウトフリップフロップSoFFより読み出されるスキ
ャンアウト期待パターンメモリM21格納の論理動作基準
データは、第３図に示されるデータ作成システム20、即
ち、論理回路仕様に基づいて所定の論理シミュレーショ
ンが容易なように形成されたパターンデータを用いて、
これを磁気テープMTを介して形成された有効FFテーブル
およびテストパターンデータから作成されたものであ
る。
フリップフロップSiFFに書込みされる有効スキャンイン
パターメモリM11格納のテスト入力データ、またはスキ
ャンアウトフリップフロップSoFFより読み出されるスキ
ャンアウト期待パターンメモリM21格納の論理動作基準
データは、第３図に示されるデータ作成システム20、即
ち、論理回路仕様に基づいて所定の論理シミュレーショ
ンが容易なように形成されたパターンデータを用いて、
これを磁気テープMTを介して形成された有効FFテーブル
およびテストパターンデータから作成されたものであ
る。
第３図中、26は本発明のスキャンテスト制御回路を含む
試験システムである。
試験システムである。
以上実施例により説明した本発明のスキャンテスト制御
回路にによれば、集積規模の大きいLSI/ICに対する論理
シミュレーションにおいて、注目している被試験体UUT
内テスト対象パーティション回路とそれ以外のパーティ
ション回路間の短絡故障が容易に検出されることから、
被試験体のパーティション回路の論理動作状態の検証も
しくは故障診断等、試験機システムの処理能力が大幅に
向上する利点がある。
回路にによれば、集積規模の大きいLSI/ICに対する論理
シミュレーションにおいて、注目している被試験体UUT
内テスト対象パーティション回路とそれ以外のパーティ
ション回路間の短絡故障が容易に検出されることから、
被試験体のパーティション回路の論理動作状態の検証も
しくは故障診断等、試験機システムの処理能力が大幅に
向上する利点がある。
第１図は本発明にかかるスキャンテスト制御回路ブロッ
ク図、 第２図は被試験体UUT内パーティション回路P-2とP-1間
に短絡故障のある第４図と等価な構成回路ブロック図、 第３図はテストシステム構成ブロック図、 第４図は論理回路のパーティション回路図、 第５図は本発明の短絡故障検出の動作を説明する回路
図、 第６図（ａ）はテスト時転送されるスキャンデータ波形
とシフトクロックSC波形、 同図（ｂ）は従来のスキャンテスト制御回路のブロック
図、 図中、４と５はANDデート素子、６はORゲート素子、16
は切替え器、M10は有効スキャンイン番号メモリ、M20は
有効スキャンアウト番号メモリ、M11は有効スキャンイ
ンパターンメモリ、M21はスキャンアウト期待パターン
メモリ、M30はスキャンアウトフェイルメモリ、CNTはカ
ウンタ、CMP-1は第一の比較器、CMP-2は第二の比較器、
UUTは被試験体、Siはスキャンイン端子、Soはスキャン
アウト端子、及びSCはシフトクロック端子である。
ク図、 第２図は被試験体UUT内パーティション回路P-2とP-1間
に短絡故障のある第４図と等価な構成回路ブロック図、 第３図はテストシステム構成ブロック図、 第４図は論理回路のパーティション回路図、 第５図は本発明の短絡故障検出の動作を説明する回路
図、 第６図（ａ）はテスト時転送されるスキャンデータ波形
とシフトクロックSC波形、 同図（ｂ）は従来のスキャンテスト制御回路のブロック
図、 図中、４と５はANDデート素子、６はORゲート素子、16
は切替え器、M10は有効スキャンイン番号メモリ、M20は
有効スキャンアウト番号メモリ、M11は有効スキャンイ
ンパターンメモリ、M21はスキャンアウト期待パターン
メモリ、M30はスキャンアウトフェイルメモリ、CNTはカ
ウンタ、CMP-1は第一の比較器、CMP-2は第二の比較器、
UUTは被試験体、Siはスキャンイン端子、Soはスキャン
アウト端子、及びSCはシフトクロック端子である。
Claims (1)
- 【請求項１】シフトレジスタに縦続接続されたフリップ
フロップ（FF）と、該フリップフロップ（FF）を駆動す
るクロック端子（SC）と、該フリップフロップ（FF）へ
のデータ書き込み用のスキャンイン端子（Si）と、該フ
リップフロップ（FF）へのデータ読み出し用のスキャン
アウト端子（So）とを備えた被試験体（UUT）に対し
て、 前記被試験体（UUT）内のテスト対象パーティション回
路に対するスキャンインフリップフロップ（SiFF）番号
データを格納する有効スキャンイン番号メモリ（M10）
と、該メモリ（M10）に対応する前記フリップフロップ
（FF）への書き込みデータパターンを格納する有効スキ
ャンインパターンメモリ（M11）と、シフトクロック（S
C）を数えるカウンタ（CNT）と、前記カウンタ（CNT）
の順位と前記有効スキャンイン番号メモリ（M10）に格
納されたテスト有効スキャンイン番号を比較する第一の
比較器（CMP-1）と、乱数パターン発生器とを有し、 少なくとも前記カウンタ（CNT）の順位と前記有効スキ
ャンイン番号メモリ（M10）に格納されているデータと
を前記第一の比較器（CMP-1）で比較し、同値であれば
有効Siパターンメモリ（M11）に格納されたデータを書
き込み、同値でないときには前記乱数パターン発生器か
らの乱数データがスキャンイン端子（Si）から書き込ま
れるようになした切り換え器（16）が設けられているこ
とを特徴とするスキャンテスト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256799A JPH0746125B2 (ja) | 1987-10-12 | 1987-10-12 | スキャンテスト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256799A JPH0746125B2 (ja) | 1987-10-12 | 1987-10-12 | スキャンテスト制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198979A JPH0198979A (ja) | 1989-04-17 |
| JPH0746125B2 true JPH0746125B2 (ja) | 1995-05-17 |
Family
ID=17297604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62256799A Expired - Fee Related JPH0746125B2 (ja) | 1987-10-12 | 1987-10-12 | スキャンテスト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746125B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260947A (en) * | 1990-12-04 | 1993-11-09 | Hewlett-Packard Company | Boundary-scan test method and apparatus for diagnosing faults in a device under test |
-
1987
- 1987-10-12 JP JP62256799A patent/JPH0746125B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0198979A (ja) | 1989-04-17 |
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|---|---|---|---|
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