JPH0198979A - スキャンテスト制御回路 - Google Patents
スキャンテスト制御回路Info
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- JPH0198979A JPH0198979A JP62256799A JP25679987A JPH0198979A JP H0198979 A JPH0198979 A JP H0198979A JP 62256799 A JP62256799 A JP 62256799A JP 25679987 A JP25679987 A JP 25679987A JP H0198979 A JPH0198979 A JP H0198979A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、論理ＬＳＩ素子等を被試験体とし、被試験体
内のフリップフロップを直列接続したレジスタ回路をシ
フトクロック信号によりスキャンテストするテスト方法
に関し、 テスト対象外パーティション回路の内部論理を積極的に
駆動せしめてテスト対象パーティション回路とのショー
ト故障の検出を効率よく行うことを目的とし、 テスト対象フリップフロップ５ｉＦＦ番号を格納する有
効Ｓｉ番号メモリＭ１０、該メモリＭ１０に格納する５
ｉＦＦに対してデータ書込みのデータパターンを格納す
る有効ＳｉパターンメモリＭ１１、テスト対象フリップ
フロップ５ｏＦＦ番号を格納する有効Ｓｏ番号メモリＭ
２０、該メモリＭ２０に格納される５ｏＦＦから読み出
される回路応答の期待データパターンを格納するＳｏ期
待パターンメモリＭ２１、シフトクロックＳＣを数える
カウンタＣＮＴと、該ＣＮＴの順位と、メモリＭ１０，
またはメモリＭ２０のテスト有効Ｓｉ番号またはテスト
Ｓｏ番号とを比較する比較器ＣＭＰ−１、ＣＭＰ−２、
と、 乱数パターン発生器、を具備するスキャンテスト制御回
路において、 少なくとも、カウンタＣＮＴの順位と有効Ｓｉ番号メモ
リＭ１１格納の番号とを比較器ＣＭＰ−１で比較して番
号値が同値であれば、出力信号により有効Ｓｉパターン
メモリ Ｍ１１格納のデータを書込み、また比較の番号
値が同値でないときは、乱数パターン発生器よりの乱数
データをスキャンインＳｉ端子から書込み可能なように
構成する。
内のフリップフロップを直列接続したレジスタ回路をシ
フトクロック信号によりスキャンテストするテスト方法
に関し、 テスト対象外パーティション回路の内部論理を積極的に
駆動せしめてテスト対象パーティション回路とのショー
ト故障の検出を効率よく行うことを目的とし、 テスト対象フリップフロップ５ｉＦＦ番号を格納する有
効Ｓｉ番号メモリＭ１０、該メモリＭ１０に格納する５
ｉＦＦに対してデータ書込みのデータパターンを格納す
る有効ＳｉパターンメモリＭ１１、テスト対象フリップ
フロップ５ｏＦＦ番号を格納する有効Ｓｏ番号メモリＭ
２０、該メモリＭ２０に格納される５ｏＦＦから読み出
される回路応答の期待データパターンを格納するＳｏ期
待パターンメモリＭ２１、シフトクロックＳＣを数える
カウンタＣＮＴと、該ＣＮＴの順位と、メモリＭ１０，
またはメモリＭ２０のテスト有効Ｓｉ番号またはテスト
Ｓｏ番号とを比較する比較器ＣＭＰ−１、ＣＭＰ−２、
と、 乱数パターン発生器、を具備するスキャンテスト制御回
路において、 少なくとも、カウンタＣＮＴの順位と有効Ｓｉ番号メモ
リＭ１１格納の番号とを比較器ＣＭＰ−１で比較して番
号値が同値であれば、出力信号により有効Ｓｉパターン
メモリ Ｍ１１格納のデータを書込み、また比較の番号
値が同値でないときは、乱数パターン発生器よりの乱数
データをスキャンインＳｉ端子から書込み可能なように
構成する。
超ＬＳＩ等よりなる集積規模の大きい論理回路を被試験
体とする試験は、入出力ピン数が限られるため、例えば
仕様性能を確認するデータの作成等にあっては外部から
直接データの書込みあるいは読み出しが可能となるシフ
トレジスタ（スキャンイン／アウト）方式による試験シ
ステムが構成される。
体とする試験は、入出力ピン数が限られるため、例えば
仕様性能を確認するデータの作成等にあっては外部から
直接データの書込みあるいは読み出しが可能となるシフ
トレジスタ（スキャンイン／アウト）方式による試験シ
ステムが構成される。
本発明はかかる試験システムの構成にかかり、被試験体
の論理動作回路とは別個形成されたシフトレジスタのテ
ストモード回路に対し、予じ形成されたテストデータパ
ターンを用いて行うスキャンテスト制御回路に関す。
の論理動作回路とは別個形成されたシフトレジスタのテ
ストモード回路に対し、予じ形成されたテストデータパ
ターンを用いて行うスキャンテスト制御回路に関す。
第４図は被試験体ＯＵＴ内部における論理回路のパーテ
ィション回路図、第５図ｆａｌはテスト時転送されるス
キャンデータ波形とシフトクロックＳＣ（Ｓｉｆｔ Ｃ
１ｏｃｋ）波形である。同図（ｂ）はスキャンテスト制
御回路ブロック図である。
ィション回路図、第５図ｆａｌはテスト時転送されるス
キャンデータ波形とシフトクロックＳＣ（Ｓｉｆｔ Ｃ
１ｏｃｋ）波形である。同図（ｂ）はスキャンテスト制
御回路ブロック図である。
第４図において、被試験体ＯＵＴ内の論理回路は、機能
単位に分割されＰ−１，Ｐ−２，Ｐ−３，Ｐ−４，Ｐ−
ｎのパーティション回路が形成され、かつこれら回路を
取り囲んでフリップフロップＦＦ回路は直列接続された
シフトレジスタが形成される。
単位に分割されＰ−１，Ｐ−２，Ｐ−３，Ｐ−４，Ｐ−
ｎのパーティション回路が形成され、かつこれら回路を
取り囲んでフリップフロップＦＦ回路は直列接続された
シフトレジスタが形成される。
ＯＵＴの図示ＳＣ端子は、シフトレジスタを駆動するク
ロック端子である。
ロック端子である。
Ｓｉ端子とＳＣ端子はそれぞれシフトレジスタのスキャ
ンインまたはスキャンアウト端子である。
ンインまたはスキャンアウト端子である。
第４図中、斜線入りパーティション単位回路をテスト対
象論理回路とすると、該Ｐ−２回路の論理入力当該位置
にあるスキャンインフリップフロップ５ｉＦＦから該回
路内の論理組合せ回路に対してテストデータパターンが
書込まれる。またデータパターンが書込まれた論理回路
の出力当該位置にあるスキャンアラ） ５ｏＦＰから該
論理回路の応答動作パターンが読み出される。
象論理回路とすると、該Ｐ−２回路の論理入力当該位置
にあるスキャンインフリップフロップ５ｉＦＦから該回
路内の論理組合せ回路に対してテストデータパターンが
書込まれる。またデータパターンが書込まれた論理回路
の出力当該位置にあるスキャンアラ） ５ｏＦＰから該
論理回路の応答動作パターンが読み出される。
第５図ｆａ１図は、Ｐ−２回路の５ｉＦＦを呼び出すク
ロック信号のＳＣ波形と、Ｓｉ端子を介して５ｉＦＦに
書込みされる有効Ｓｉパターンメモ９Ｍ１１格納のＳｉ
データ波形である。時間軸上の波形Ａは、ＳＣ信号波形
に同期して入力されるスキャンインデータ領域、Ｎはス
キャンデータの無い無効ビット領域である。 ５ｉＦＦ
へのテストデータの書込みは、第５図ｆｂ１図に示すＳ
Ｃ端子へ印加されるシフトクロック順位を数えるカウン
タＣＮＴと、比較器ＣＭＰ−１とにより、有効Ｓｉ番号
メモリＭ１０に格納された番号データを呼び出して行わ
れる。
ロック信号のＳＣ波形と、Ｓｉ端子を介して５ｉＦＦに
書込みされる有効Ｓｉパターンメモ９Ｍ１１格納のＳｉ
データ波形である。時間軸上の波形Ａは、ＳＣ信号波形
に同期して入力されるスキャンインデータ領域、Ｎはス
キャンデータの無い無効ビット領域である。 ５ｉＦＦ
へのテストデータの書込みは、第５図ｆｂ１図に示すＳ
Ｃ端子へ印加されるシフトクロック順位を数えるカウン
タＣＮＴと、比較器ＣＭＰ−１とにより、有効Ｓｉ番号
メモリＭ１０に格納された番号データを呼び出して行わ
れる。
Ｐ−２回路の前記スキャンテスト方法は、もちろん被試
験体ＯＵＴ内の他のパーティションｐ−１，１）−３回
路に対して同様にして行われる。
験体ＯＵＴ内の他のパーティションｐ−１，１）−３回
路に対して同様にして行われる。
かような被試験体ＵＵＴに対するパーティション回路は
、論理回路の集積規模が大きくなればなる程、これに応
じてパーティション単位回路を小さくすることによりシ
フトレジスタ方式による論理回路の検証効率が高められ
る。
、論理回路の集積規模が大きくなればなる程、これに応
じてパーティション単位回路を小さくすることによりシ
フトレジスタ方式による論理回路の検証効率が高められ
る。
次に第５図ｆｂ）を参照して、従来におけるスキャンテ
スト制御回路の基本的構成を説明する。
スト制御回路の基本的構成を説明する。
同図（ｂｌの制御回路ブロック図において、スキャン制
御、ＳＣ信号によるＵＵＴ内シフトレジスタの駆動制御
回路、ＵＵＴ内テスト対象パーティション回路に対して
スキャンイン／アウトされるデータ格納のメモリ群回路
、ＵＵＴの論理応答動作結果を収録する回路から構成さ
れる。
御、ＳＣ信号によるＵＵＴ内シフトレジスタの駆動制御
回路、ＵＵＴ内テスト対象パーティション回路に対して
スキャンイン／アウトされるデータ格納のメモリ群回路
、ＵＵＴの論理応答動作結果を収録する回路から構成さ
れる。
シフトレジスタの駆動制御回路は、ＳＣ端子にクロック
信号を送出するシフトクロックＳＣ発生器、クロック順
位を数えるカウンタＣＮＴＸ該ＣＮＴの番号と、有効Ｓ
ｉ番号メモリＭ１０の番号データとを比較する比較器（
ＣＭＰ−１）からなる。
信号を送出するシフトクロックＳＣ発生器、クロック順
位を数えるカウンタＣＮＴＸ該ＣＮＴの番号と、有効Ｓ
ｉ番号メモリＭ１０の番号データとを比較する比較器（
ＣＭＰ−１）からなる。
メモリ群回路は、各パーティション回路の５ｉＦＦ番号
データを格納する有効Ｓｉ番号メモリＭ１０、該メモリ
Ｍ１０格納の番号に対応する５ｉＦＦへの書込みデータ
を格納する有効ＳｉパターンメモリＭ１１、各パーティ
ション回路の５ｏＦＦ番号データを格納する有効Ｓｏ番
号メモリＭ２０、該メモリＭ２０格納の番号に対応する
５ｏＦＦからの期待データパターンを格納するＳｏ期待
パターンメモリＭ２１、及び、前記Ｓｏ期待パターンメ
モリＭ２１に対する論理応答動作結果を収録するＳｏフ
ェイルメモリからなる。
データを格納する有効Ｓｉ番号メモリＭ１０、該メモリ
Ｍ１０格納の番号に対応する５ｉＦＦへの書込みデータ
を格納する有効ＳｉパターンメモリＭ１１、各パーティ
ション回路の５ｏＦＦ番号データを格納する有効Ｓｏ番
号メモリＭ２０、該メモリＭ２０格納の番号に対応する
５ｏＦＦからの期待データパターンを格納するＳｏ期待
パターンメモリＭ２１、及び、前記Ｓｏ期待パターンメ
モリＭ２１に対する論理応答動作結果を収録するＳｏフ
ェイルメモリからなる。
これら有効Ｓｉ番号または有効Ｓｏ番号メモリ格納の番
号データ、あるいは有効ＳｉパターンメモリＭ１１、Ｓ
ｏ期待パターンメモリＭ２１格納のデータは、スキャン
インまたはアウトの都度、アドレスインクレメント信号
（メモリ端子Ａへ入力）によってそれぞれのメモリ格納
データが更新される。
号データ、あるいは有効ＳｉパターンメモリＭ１１、Ｓ
ｏ期待パターンメモリＭ２１格納のデータは、スキャン
インまたはアウトの都度、アドレスインクレメント信号
（メモリ端子Ａへ入力）によってそれぞれのメモリ格納
データが更新される。
これを例えばＳｉ端子に対し、有効Ｓｉパターンメモリ
Ｍ１１データの書込みについて説明すると、クロック（
ＳＣ）カウンタＣＮＴの順位数と有効Ｓｉパターンメモ
リＭ１０の番号データとを常に比較する比較器ＣＭＰ−
１により、もし同じ番号となれば、ゲート素子４が開き
、メモリＭ１１格納のＳｉデータパターンが有効となり
該パターンがＳｉ端子からスキャンインされ、同時にメ
モリＭ１０，Ｍ１１１１ドアドレス１増加する。
Ｍ１１データの書込みについて説明すると、クロック（
ＳＣ）カウンタＣＮＴの順位数と有効Ｓｉパターンメモ
リＭ１０の番号データとを常に比較する比較器ＣＭＰ−
１により、もし同じ番号となれば、ゲート素子４が開き
、メモリＭ１１格納のＳｉデータパターンが有効となり
該パターンがＳｉ端子からスキャンインされ、同時にメ
モリＭ１０，Ｍ１１１１ドアドレス１増加する。
かかるアドレスインクレメントは、ＳＣ端子から読み出
すＳｏ側の比較器ＣＭＰ−２順位と有効Ｓｏ番号メモリ
Ｍ２０の番号データの一致によって、判定回路を動作さ
せるＳｏ期待パターンメモリＭ２１の格納データについ
てもスキャンアウトと同時になされる。そしてＳｏ期待
パターンメモリＭ２１格納データパターンは、ＳＣ端子
からのスキャンアウトデータと判定回路で比較照合され
照合結果が一致しない時はフェイルマークをメモリＭ３
０に記録（書込む）せしめる。
すＳｏ側の比較器ＣＭＰ−２順位と有効Ｓｏ番号メモリ
Ｍ２０の番号データの一致によって、判定回路を動作さ
せるＳｏ期待パターンメモリＭ２１の格納データについ
てもスキャンアウトと同時になされる。そしてＳｏ期待
パターンメモリＭ２１格納データパターンは、ＳＣ端子
からのスキャンアウトデータと判定回路で比較照合され
照合結果が一致しない時はフェイルマークをメモリＭ３
０に記録（書込む）せしめる。
論理回路における前述のスキャンテストにおいて、ある
時点で直接テストに関係のない５ｉＦＦには、無効ビッ
トまたはダミーデータ（第５図（ａｌのＳｉデータ波形
参照）として、”０”または”１″何れかの固定値が設
定されていた。然し、テスト対象パーティション回路相
互間で短絡故障があった場合を考えると、ダミーデータ
が固定値だと試験対象回路以外のパーティション回路に
対する論理状態は常に一定であることから、テスト対象
パーティション内組合せ論理回路への影響が少なく、回
路間の短絡故障が発見しにくいと云う不都合があるｃ問
題点を解決するための手段〕 本発明のスキャンテスト制御回路は第１図回路ブロック
図に示されるように、 スキャンカウンタＣＮＴの順位と有効Ｓｉ番号メモリＭ
１０格納の番号データのそれぞれを比較する比較器ＣＭ
Ｐ−１、及び、乱数パターン発生器を具備し、比較器Ｃ
ＭＰ−１の入力番号が同値であれば、有効Ｓｉパターン
メモ９Ｍ１１格納のデータを書込み、比較器ＣＭＰ−１
の入力番号が同値でないときは乱数パターン発生器より
の乱数データを書き込み可能とする切替え器１０が、被
試験体ＯＵＴのスキャンイン端子Ｓｉに設けたことであ
る。
時点で直接テストに関係のない５ｉＦＦには、無効ビッ
トまたはダミーデータ（第５図（ａｌのＳｉデータ波形
参照）として、”０”または”１″何れかの固定値が設
定されていた。然し、テスト対象パーティション回路相
互間で短絡故障があった場合を考えると、ダミーデータ
が固定値だと試験対象回路以外のパーティション回路に
対する論理状態は常に一定であることから、テスト対象
パーティション内組合せ論理回路への影響が少なく、回
路間の短絡故障が発見しにくいと云う不都合があるｃ問
題点を解決するための手段〕 本発明のスキャンテスト制御回路は第１図回路ブロック
図に示されるように、 スキャンカウンタＣＮＴの順位と有効Ｓｉ番号メモリＭ
１０格納の番号データのそれぞれを比較する比較器ＣＭ
Ｐ−１、及び、乱数パターン発生器を具備し、比較器Ｃ
ＭＰ−１の入力番号が同値であれば、有効Ｓｉパターン
メモ９Ｍ１１格納のデータを書込み、比較器ＣＭＰ−１
の入力番号が同値でないときは乱数パターン発生器より
の乱数データを書き込み可能とする切替え器１０が、被
試験体ＯＵＴのスキャンイン端子Ｓｉに設けたことであ
る。
本発明テスト制御回路によれば、テストに有効なスキャ
ンインフリップフロップ５ｉＦＦには、有効Ｓｉパター
ンメモ９月１１よりのデータパターンがＳｉ端子より従
来同様に書込みされるが、テスト対象以外の５ｉＦＦに
対しては、従来、固定値″０”または”１”とする内部
論理が一定状態のデータ書込みしかされなかったものが
、これに替えてＳｉ端子から乱数データによる動的デー
タパターンが印加可能になる切替え器を具備することか
ら、従来、問題とされた被試験体内パーティション回路
間の短絡故障の検出が容易となる。
ンインフリップフロップ５ｉＦＦには、有効Ｓｉパター
ンメモ９月１１よりのデータパターンがＳｉ端子より従
来同様に書込みされるが、テスト対象以外の５ｉＦＦに
対しては、従来、固定値″０”または”１”とする内部
論理が一定状態のデータ書込みしかされなかったものが
、これに替えてＳｉ端子から乱数データによる動的デー
タパターンが印加可能になる切替え器を具備することか
ら、従来、問題とされた被試験体内パーティション回路
間の短絡故障の検出が容易となる。
第２図は、被試験体ＵＵＴ内テスト対象パーティション
回路の例えば、Ｐ−２とＰ−１間における相互論理組合
せ回路内部で短絡故障”Ｓ”によって回路Ｐ−２に対し
論理動作障害があることを示す第４図と同じ回路構成ブ
ロック図である。
回路の例えば、Ｐ−２とＰ−１間における相互論理組合
せ回路内部で短絡故障”Ｓ”によって回路Ｐ−２に対し
論理動作障害があることを示す第４図と同じ回路構成ブ
ロック図である。
以下、本発明の実施例を、第１図のスキャンテスト制御
回路ブロック図を参照しながら説明する。 第１図と第
５図（ｂ）を比較すれば明らかとなる如く、第１図実施
例図中、有効Ｓｉ番号メモリＭ１０゜有効Ｓｏ番号メモ
リＭ２０、テスト対象パーティション回路への書込みデ
ータを格納するＳｉパターンメモ９Ｍ１１．また該回路
より読み出されるＳｏデータを格納するＳｏ期待パター
ンメモリＭ２１等のメモリ回路群等の構成とその動作機
能は従来と同じである被試験体ＯＵＴのスキャンインＳ
ｉ端子において、シフトクロックＳＣ信号の順位を数え
るカウンタＣＮＴのスキャン順位データとテスト対象フ
リップフロップＦＦ番号を格納する有効Ｓｉ番号メモリ
Ｍ１０の番号データとを比較する比較器Ｃ１’ＩＰ−１
出力に対し、従来、ＡＮＤゲート素子４が設けられてい
たが、本発明は、スキャンインＳｉ端子に対しＡＮＤゲ
ート素子４と５、及びＯＲゲート素子６からなる切替え
器１０と、該切替え器１０の前記ＡＮＤゲート素子５の
入力側に乱数パターン発生器が設けられる。
回路ブロック図を参照しながら説明する。 第１図と第
５図（ｂ）を比較すれば明らかとなる如く、第１図実施
例図中、有効Ｓｉ番号メモリＭ１０゜有効Ｓｏ番号メモ
リＭ２０、テスト対象パーティション回路への書込みデ
ータを格納するＳｉパターンメモ９Ｍ１１．また該回路
より読み出されるＳｏデータを格納するＳｏ期待パター
ンメモリＭ２１等のメモリ回路群等の構成とその動作機
能は従来と同じである被試験体ＯＵＴのスキャンインＳ
ｉ端子において、シフトクロックＳＣ信号の順位を数え
るカウンタＣＮＴのスキャン順位データとテスト対象フ
リップフロップＦＦ番号を格納する有効Ｓｉ番号メモリ
Ｍ１０の番号データとを比較する比較器Ｃ１’ＩＰ−１
出力に対し、従来、ＡＮＤゲート素子４が設けられてい
たが、本発明は、スキャンインＳｉ端子に対しＡＮＤゲ
ート素子４と５、及びＯＲゲート素子６からなる切替え
器１０と、該切替え器１０の前記ＡＮＤゲート素子５の
入力側に乱数パターン発生器が設けられる。
前記カウンタＣＮＴのスキャン順位データとメモＵＭ１
０の番号データが一致すれば、比較器ＣＭＰ−１が動作
し、ＣＭＰ−１の制御信号により、メモリＭ１０格納デ
ータがＳｉ端子からテスト対象パーティション回路の５
ｉＦＦに対して、データ書込みがされる。
０の番号データが一致すれば、比較器ＣＭＰ−１が動作
し、ＣＭＰ−１の制御信号により、メモリＭ１０格納デ
ータがＳｉ端子からテスト対象パーティション回路の５
ｉＦＦに対して、データ書込みがされる。
一致しなければ、ＡＮＤゲート素子５が有効になり乱数
パターン発生器からのパターンデータがＳｉ端子に書込
みされる。
パターン発生器からのパターンデータがＳｉ端子に書込
みされる。
これにより、スキャンインデータパターンが存在しない
領域において、従来、論理値”０″または”Ｉ １１に
固定されていたダミーデータ送出のテスト対象外パーテ
ィション回路の５ｉＦＦに対して、乱数パターン発生器
からの動的パターンデータが書込まれることとなり、テ
スト対象パーティション回路に対する短絡故障検出が容
易に行われる。
領域において、従来、論理値”０″または”Ｉ １１に
固定されていたダミーデータ送出のテスト対象外パーテ
ィション回路の５ｉＦＦに対して、乱数パターン発生器
からの動的パターンデータが書込まれることとなり、テ
スト対象パーティション回路に対する短絡故障検出が容
易に行われる。
しかし、テスト対象パーティション回路とそれ以外のパ
ーティション回路間に短絡故障がなければ、書込みされ
た乱数パターン発生器からのパターンデータがいかなる
データであっても、例えば第２図のＳｏ端子を介して、
スキャンアウトされたフリップフロップ５ｏＦＦ （Ｆ
Ｆｎ、 ＦＦｎ＋１． ＦＦｎ＋２）から読み出される
データは、早期時点で書込まれたスキャンインフリップ
フロップ５ｉＦＦ（ＦＰＩ、ＦＦ２．ＦＦ３、 ＦＦ４
より書込まれたＳｉデータに対する該論理回路の動イ慴
応答Ｓｏパターンが取り出される。
ーティション回路間に短絡故障がなければ、書込みされ
た乱数パターン発生器からのパターンデータがいかなる
データであっても、例えば第２図のＳｏ端子を介して、
スキャンアウトされたフリップフロップ５ｏＦＦ （Ｆ
Ｆｎ、 ＦＦｎ＋１． ＦＦｎ＋２）から読み出される
データは、早期時点で書込まれたスキャンインフリップ
フロップ５ｉＦＦ（ＦＰＩ、ＦＦ２．ＦＦ３、 ＦＦ４
より書込まれたＳｉデータに対する該論理回路の動イ慴
応答Ｓｏパターンが取り出される。
本発明のスキャンテスト制御回路におけるスキャンイン
フリップフロップ５ｉＦＦに書込みされる有効Ｓｉパタ
ーンメモ９Ｍ１１格納のテスト入力データ、またはスキ
ャンアウトフリップフロップ５ｏＦＦより読み出される
Ｓｏ期待パターンメモリ８２１格納の論理動作基準デー
タは、第３図に示されるデータ作成システム２０、即ち
、論理回路仕様に基づいて所定の論理シミュレーション
が容易なように形成されたパターンデータを用いて、こ
れを磁気テープＭＴを介して形成された有効ＦＦテーブ
ルおよびテストパターンデータから作成されたものであ
る。
フリップフロップ５ｉＦＦに書込みされる有効Ｓｉパタ
ーンメモ９Ｍ１１格納のテスト入力データ、またはスキ
ャンアウトフリップフロップ５ｏＦＦより読み出される
Ｓｏ期待パターンメモリ８２１格納の論理動作基準デー
タは、第３図に示されるデータ作成システム２０、即ち
、論理回路仕様に基づいて所定の論理シミュレーション
が容易なように形成されたパターンデータを用いて、こ
れを磁気テープＭＴを介して形成された有効ＦＦテーブ
ルおよびテストパターンデータから作成されたものであ
る。
第３図中、２６は本発明のスキャンテスト制御回路を含
む試験システムである。
む試験システムである。
以上実施例によ′り説明した本発明のスキャンテスト制
御回路にによれば、集積規模の大きいＬＳＩ／ＩＣに対
する論理シミュレーションにおいて、注目している被試
験体ＵＵＴ内テスト対象パーティション回路とそれ以外
のパーティション回路間の短絡故障が容易に検出される
ことから、被試験体のパーティション回路の論理動作状
態の検証もしくは故障診断等、試験機システムの処理能
力が大幅に向上する利点がある。
御回路にによれば、集積規模の大きいＬＳＩ／ＩＣに対
する論理シミュレーションにおいて、注目している被試
験体ＵＵＴ内テスト対象パーティション回路とそれ以外
のパーティション回路間の短絡故障が容易に検出される
ことから、被試験体のパーティション回路の論理動作状
態の検証もしくは故障診断等、試験機システムの処理能
力が大幅に向上する利点がある。
第１図は本発明にかかるスキャンテスト制御回路ブロッ
ク図、 第２図は被試験体ＵＵＴ内パーティション回路Ｐ−２と
Ｐ−１間に短絡故障のある第４図と等価な構成回路ブロ
ック図、 第３図はテストシステム構成ブロック図、第４図は論理
回路のパーティション回路図、第５図（ａｌはテスト時
転送されるスキャンデータ波形とシフトクロックＳＣ波
形、 同図（ｂｌは従来のスキャンテスト制御回路ブロック図
、 図中、４と５はＡ）ＪＤゲート素子、 ６はＯＲゲート素子、 １０は本発明の要部をなす切替え器、 Ｍ１０は有効Ｓｉ番号メモリ、 Ｍ２０は有効Ｓｏ番号メモリ、 Ｍ１１は有効Ｓｉパターンメモリ、 Ｍ２１ はＳＪ’期待パターンメモリ、Ｍ２０はＳｏフ
ェイルメモリ、 ＣＮＴはカウンタ、 ＣＭＰ−１，ＣＭＰ−２は共に比較器、ＵＵＴは被試験
体、 Ｓｉはスキャンイン端子、 Ｓｏはスキャンアウト端子、 及びＳＣはシフトクロック端子である。 代理人 弁理士 井 桁 貞 −
ク図、 第２図は被試験体ＵＵＴ内パーティション回路Ｐ−２と
Ｐ−１間に短絡故障のある第４図と等価な構成回路ブロ
ック図、 第３図はテストシステム構成ブロック図、第４図は論理
回路のパーティション回路図、第５図（ａｌはテスト時
転送されるスキャンデータ波形とシフトクロックＳＣ波
形、 同図（ｂｌは従来のスキャンテスト制御回路ブロック図
、 図中、４と５はＡ）ＪＤゲート素子、 ６はＯＲゲート素子、 １０は本発明の要部をなす切替え器、 Ｍ１０は有効Ｓｉ番号メモリ、 Ｍ２０は有効Ｓｏ番号メモリ、 Ｍ１１は有効Ｓｉパターンメモリ、 Ｍ２１ はＳＪ’期待パターンメモリ、Ｍ２０はＳｏフ
ェイルメモリ、 ＣＮＴはカウンタ、 ＣＭＰ−１，ＣＭＰ−２は共に比較器、ＵＵＴは被試験
体、 Ｓｉはスキャンイン端子、 Ｓｏはスキャンアウト端子、 及びＳＣはシフトクロック端子である。 代理人 弁理士 井 桁 貞 −
Claims (1)
- 【特許請求の範囲】 被試験体内の総てのフリップフロップ（ＦＦ）を縦続接
続したシフトレジスタ、ＦＦを駆動するクロック（ＳＣ
）端子、及びＦＦへのデータ書込みのスキャンイン（Ｓ
ｉ）端子と、データ読み出しのスキャンアウト（Ｓｏ）
端子を備える被試験体（ＵＵＴ）に対して、被試験体内
のテスト対象パーティション回路に対するＳｉフリップ
フロップ（ＦＦ）番号データを格納する有効Ｓｉ番号メ
モリ（Ｍ１０）と、該メモリ（Ｍ１０）に対応するＦＦ
への書込みデータパターンを格納する有効Ｓｉパターン
メモリ（Ｍ１１）、 テスト対象パーティション回路に対するＳｏフリップフ
ロップ（ＦＦ）番号データを格納する有効Ｓｏ番号メモ
リ（Ｍ２０）と、該メモリ（Ｍ２０）格納番号に対応す
るＦＦより読み出す期待さるべき回路応答データを格納
するＳｏ期待パターンメモリ（Ｍ２１）、シフトクロッ
ク（ＳＣ）を数えるカウンタ（ＣＮＴ）、カウンタ（Ｃ
ＮＴ）の順位と前記メモリ（Ｍ１０、Ｍ２０）格納のテ
スト有効Ｓｉ番号ならびにテスト有効Ｓｏ番号をそれぞ
れ比較する比較器（ＣＭＰ−１、ＣＭＰ−２）、乱数パ
ターン発生器、を具備し、 少なくとも、カウンタ（ＣＮＴ）の順位と有効Ｓｉ番号
メモリ（Ｍ１１）格納のデータとを比較器（ＣＭＰ−１
）で比較し、同値であれば有効Ｓｉパターンメモリ（Ｍ
１１）に格納されたデータを書込み、同値でないときは
乱数パターン発生器よりの乱数データがスキャンイン（
Ｓｉ）端子から書込むようにした切替え器（１０）が設
けられたことを特徴とするスキャンテスト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256799A JPH0746125B2 (ja) | 1987-10-12 | 1987-10-12 | スキャンテスト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62256799A JPH0746125B2 (ja) | 1987-10-12 | 1987-10-12 | スキャンテスト制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198979A true JPH0198979A (ja) | 1989-04-17 |
| JPH0746125B2 JPH0746125B2 (ja) | 1995-05-17 |
Family
ID=17297604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62256799A Expired - Fee Related JPH0746125B2 (ja) | 1987-10-12 | 1987-10-12 | スキャンテスト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746125B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260947A (en) * | 1990-12-04 | 1993-11-09 | Hewlett-Packard Company | Boundary-scan test method and apparatus for diagnosing faults in a device under test |
-
1987
- 1987-10-12 JP JP62256799A patent/JPH0746125B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5260947A (en) * | 1990-12-04 | 1993-11-09 | Hewlett-Packard Company | Boundary-scan test method and apparatus for diagnosing faults in a device under test |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746125B2 (ja) | 1995-05-17 |
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