JPH0746480B2 - デ−タ信号のベ−スバンド変調方法及び装置 - Google Patents

デ−タ信号のベ−スバンド変調方法及び装置

Info

Publication number
JPH0746480B2
JPH0746480B2 JP61180221A JP18022186A JPH0746480B2 JP H0746480 B2 JPH0746480 B2 JP H0746480B2 JP 61180221 A JP61180221 A JP 61180221A JP 18022186 A JP18022186 A JP 18022186A JP H0746480 B2 JPH0746480 B2 JP H0746480B2
Authority
JP
Japan
Prior art keywords
bit
value
marked
sequence
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61180221A
Other languages
English (en)
Other versions
JPS6234389A (ja
Inventor
ヴィアルヴイエイユ アレン
Original Assignee
テレデイフユ−ジヨン ドウ フランス
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テレデイフユ−ジヨン ドウ フランス filed Critical テレデイフユ−ジヨン ドウ フランス
Publication of JPS6234389A publication Critical patent/JPS6234389A/ja
Publication of JPH0746480B2 publication Critical patent/JPH0746480B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
    • H03M5/145—Conversion to or from block codes or representations thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Dc Digital Transmission (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Radar Systems Or Details Thereof (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Description

【発明の詳細な説明】 本発明は、データ信号の基本周波帯への変調方法、対応
する変調器、及び対応する復調器に関わる。本発明は特
に例えばオーディオ信号のような、数値データの記録と
磁気再生に適用される。
本発明の方法は変調を基板としている（1,2）、即ち、
この方法は二つの二進法の値を一つの最初の二進法の値
に対応させる。このような変調は3PM型であり、ｎ個の
データ・ビットから成る一つの連の全体を、2.n個のコ
ード付けされたビットから成る一つの連に変え、コード
付けされたビットのそれぞれは磁化反転の有無によって
表され、かつ、この変調においては、磁化反転有りで表
される二つの連続するコード付けされたビットは、少な
くとも二つの磁化反転無しで表される二つのコード付け
されたビットで隔てられる。言い換えれば、もしデータ
信号が変調器に幅Ｔで現れるとすれば、変調された信号
における最小反転間間隔は1.5Tに等しい。
既に、3PM型の変調方法が幾つか知られている。歴史的
に見て最初のものは、IEEE磁性紀要、Mag.13巻、５号、
1977年９月、1202−1204頁に掲載された、G.V.Jacobyの
「データ密度の増加のための新しい先取りコード」とい
う論文の中で述べられている。この変調方法では、受信
される最大反転間間隔（復調に当って変調された信号か
らクロック信号を回復する可能性の指標となるパラメー
タ）は6Tである。この値は高く、この変調方法の主な不
都合な点の一つとなっている。
最大反転間間隔がもっと小さい3PM型の変調方法も幾つ
か知られている。例えば、HDM 1と名付けられた変調方
法においては最大反転間間隔は4.5Tに等しい。この反転
間間隔は変調された信号において常にビット幅のはじめ
での磁化反転によって始り、常にビット幅の中央での磁
化反転によって終わる（ビット幅は長さＴであり、コー
ド付けする二進法データの一つに対応している。この二
進法データのコード付けされた最初のビットを表す磁化
反転の存在する場所はビット幅のはじめであり、コード
付けされた二番目のビットを表す磁化反転の存在する場
所はビット幅の中央である）。最大反転間間隔で隔てら
れた二つの連続する磁化反転は、それぞれがビット幅の
中で固定した位置（はじめ又は中央）をもつので、最大
反転間間隔を含むシーケンスを検出すれば、変調された
信号から抽出された周期Ｔのクロックをビット幅のはじ
めに同期化することができる。しかしながら、この変調
方法にはこのようなシーケンスがめったにないという不
便な点がある。従って、クロックの同期化を検証したい
時に必ずしも検証できるとは限らない。
最大反転間間隔が4Tに等しい3PM型の変調方法も知られ
ている。この方法はHDM2と名付けられている。この方法
においては、最大反転間間隔は常にビット幅の中央での
磁化反転に始まり、同じく中央で終わる。しかしHDM2
は、一連のコード付けされたビットと一連のデータ・ビ
ットとの間に単純な対応を生み出さないという欠点を持
つ。例えば、長さ3Tの反転間間隔を含むシーケンスでそ
の最初の磁化反転がビット幅のはじめに起きるものは、
値“1"にデータ・ビット三つから成る連或は値“0"のデ
ータ・ビット三つから成る連のいずれにも対応できる。
この二つの可能性のいずれを選ぶかは、文脈に応じて、
即ち、上記の連の後に続くビットに応じて決めるよりほ
かない。従って、復調に大きなメモリーが必要とされ、
そのために復調器が複雑になる。
本発明は、最小反転間間隔、最大反転間間隔、或は位相
余裕といった他の変調特性を弱めることなくこの不都合
な点を改善する変調方法を目的としている。本発明の変
調方法は、変調された信号の相次ぐ二つの磁化反転の各
組を唯一連の連続するデータ・ビットにデコードできる
という点において興味深い。これは、特に、HDM2変調方
法と比べて、復調に必要なメモリーの縮小化を可能にす
る。
詳しく述べると、本発明は、或る変調方法によって、幅
Ｔビットの連続で構成されるデータ信号から、幅Ｔの一
連のビット幅を持つ変調された信号を作ることにあり、
この変調方法においては、通常、“0"と記される第１の
論理的状態のデータ・ビットをビット幅のはじめでの磁
化反転によってマークし、“1"と記される第二の論理的
状態のデータ・ビット幅の中央での磁化反転によってマ
ークし、かつ、この変調方法においては次のことを特徴
とする： ａ）値“0"のビットが、値“0"のマークされていないビ
ット或は値“1"のマークされていない連続する三ビット
のシーケンスの後ろに来る場合、これをマークする。
ｂ）値“1"のビットが、値“0"のビット或は値“1"のマ
ークされていない連続する三ビットのシーケンスの後に
来る場合、これをマークする。
ｃ）上述の規則の例外として、これらの規則が、特殊シ
ーケンスと呼ばれる、値“1"の三ビットとそれに続く値
“0"の一ビットから構成されるシーケンスの最初のビッ
トをマークするようになる場合には、この特殊シーケン
スを次のようにコード付けする： c1）上記特殊シーケンスの前に来るビットがマークされ
た値“0"のビットである場合には、上記特殊シーケンス
の値“1"のビットの第三番目のものだけがマークされ、
これはビット幅中央での磁化反転によってマークされ
る。
c2）他の場合には、上記特殊シーケンスの値“1"の最初
のビット及び値“0"のビットを、それぞれ、ビット幅の
はじめでの磁化反転によってマークする。
本発明は、また、変調器も目的としており、この変調器
は立ち上がり前面が変調された信号のビット幅のはじめ
と一致する周期Ｔのクロック信号Ｈ及びクロック信号Ｈ
と同期化された同期T/2のクロック信号Ｈ′を発信する
クロック発生器；二進法データ信号から供給され、クロ
ック信号Ｈを受信し、ビット幅のはじめ及び中央での磁
化反転をそれぞれ表す二つの二進法信号d0,d1を発信す
るコンバータ；及び信号d0,d1及びクロック信号H,H′を
受信し、変調された信号を発信するシリアル化回路を含
み、かつ、この変調器はコンバータが次のものを含むこ
とを特徴とする： −マークされた値“0"のビットとマークされていない値
“0"のビットを検出し、識別する機構、及び検出機構に
より検出された値“0"のビットの次に来るデータ信号の
ビットをコード付けするためのコード付け機構を含む基
本コンバータ。このコード付け機構は上記のビットを本
発明の方法に適合してコード付けできる。
−次の条件の一つが満たされた時に、値“1"のビット
を、このビットのコード付けに先立って値“0"に変える
ための変換回路： ａ）上記ビットが、第一のビットだけがマークされてい
る、値“1"の四ビットのシーケンスの第四番目のビット
である。
ｂ）上記ビットが特殊シーケンスの第二番目のビットで
あり、このシーケンス値は“0"のマークされたビットの
後に来る。
ｃ）上記ビットが特殊シーケンスの第三番目のビットで
あり、このシーケンスの値“0"のマークされていないビ
ットのあとに来る。
本発明は、最後に、本発明の方法によって得られた信号
を復調するための復調器も目的としている。
この復調器は、復調された信号を受信し、立ち上がり前
面がビット幅のはじめと一致する周期Ｔのクロック信号
Ｈ及びクロック信号Ｈに同期化された周期T/2のクロッ
ク信号Ｈ′を作るクロック復元回路；クロック信号Ｈ′
及び変調された信号を受信し、ビット幅のはじめに磁化
反転が存在することを示す信号S0及びビット幅の中央に
磁化反転が存在することを示す信号S1を発信するシリア
ル解除回路；及び、シリアル解除回路から発信される信
号及びクロック信号Ｈを受信し、二進法データ信号を作
るコンバータを含み、かつ、この復調器は上記コンバー
タが次のものを含むことを特徴とする： −信号S0がビット幅のはじめでの磁化反転を示す時に値
“0"のデータ・ビットを発信し、信号S1がビット幅の中
央での磁化反転を示すときに値“1"をデータ・ビットを
発信し、更に、マークされたビットの前に来る各データ
・ビットを強制的に値“0"にするための基本コンバー
タ。
−次の条件の一つが満たされた時に基本コンバータから
発信される値“0"のデータ・ビット時の状態を値“1"の
データ・ビットに変えるための変換回路： α）反転間間隔が3.5T或は4Tに等しい変調された信号に
おいて、上記ビットが反転間間隔の最後の磁化反転の前
に来て、かつ、反転間間隔の最初の磁化反転がビット幅
の中央で起きる時、上記ビットは強制的に値“1"にされ
る。
β）反転間間隔が3Tに等しく、かつ、最初の磁化反転が
ビット幅のはじめに起きる変調された信号において、こ
の反転間間隔に対応する三つのビットは強制的に値“1"
にされる。
γ）反転間間隔が3.5Tに等しく、かつ、最初の磁化反転
がビットの幅のはじめに起きる変調された信号において
上記ビット幅の後に続く二つのビット幅に対応する二つ
のビットは、強制的に値“1"にされる。
今度は、本発明の変調方法を図1aから1iと関連付けて説
明しよう。これらの図のそれぞれは一連の二進法データ
及び対応する変調された信号を含む。各連は連続する二
つの部分から成っている。
図1a,1b及び1cでは、第一の部分は値“0"のマークされ
たビットである。図1d,1e及び1fでは、第一の部分は値
“0"のマークされていないビットであり、図1g,1h及び1
iでは、第一の部分は値“1"の四ビットから成る連で、
第一のビットだけがマークされている。第二の部分は、
図1a,1d及び1gでは値“0"のビットであり；図1b,1eおよ
び1hでは値“1"の三ビットと値“0"の一ビットからなる
連であり；更に1c,1f及び1iでは、値“1"のビットで始
まる四ビットの連であるが、先の連とは異なるものであ
る。
コード付けの規則は次のようであることが思い出され
る： ａ）値“0"のビットが、値“0"のマークされていないビ
ット或は値“1"のマークされていない連続する三ビット
のシーケンスのあとに続く場合、これをマークする。こ
れら二つの場合は、それぞれ図1dと図1gに示されてい
る。そうでない場合、即ち、値“0"のビットがマークさ
れた値“0"のあとに続き、従って、マークされていない
場合は図1aに示されている。
ｂ）値“1"のビットが、値“0"のビット或は値“1"のマ
ークされていない連続する三ビットのシーケンスの後に
続く場合、これをマークする。前者の場合、値“0"のビ
ットがマークされていれば図1cに対応し、マークされて
いなければ図1fに対応する。後者の場合は図1iに表され
ている；長さ4Tの最大反転間間隔を出現させるのはこの
場合である。
ｃ）規則ａ）及びｂ）が、特殊シーケンスと呼ばれる、
値“1"の三ビットとそれに続く値“0"の一ビットから構
成されるシーケンスの第一のビットをマークするように
なる場合には、この特殊シーケンスを一纏にして、上記
の規則ａ）及びｂ）の例外として、次のようにコード付
けする； c1）上記特殊シーケンスの前に来るビットが値“0"のマ
ークされたビットである場合は、この特殊シーケンスの
値“1"のビットの第三番目だけがマークされ、これはビ
ット幅中央での磁化反転によってマークされる。このよ
うな場合は図1bに示されている。
c2）他の場合には、上記特殊シーケンスの値“1"の最初
のビット及び値“0"のビットを、それぞれ、ビット幅の
はじめでの磁化反転によってマークする。これらの場合
については、上記特殊シーケンスの前に値“0"のマーク
されていないビットが来るときは図1eに、上記特殊シー
ケンスの前に値“1"のマークされていない連続する三ビ
ットの連が来る時は1hに表されている。c2）は値“1"の
ビットがビット幅のはじめでの磁化反転によってマーク
される唯一の場合である。
本発明の変調方法によって得られる変調された信号は既
知のHDM2変調方法によって得られる変調された信号と異
なり、データ信号との対応が簡単である。実際に、図2a
及び2fに示されるように、連続する二つの磁化反転間の
距離及びこれらの磁化反転の最初のものの位置（ビット
幅のはじめ又は中央）が判っていることで、一連のデー
タ・ビットがはっきりと決定される。
図2a,2b,2c,及び2dでは、最初の磁化反転はビット幅の
はじめに位置している；図2e,2f及び2gでは最初の磁化
反転はビット幅の中央に位置している。磁化反転の処理
が3Tに等しい図2cは、c2）の規則に従ってコード付けさ
れる、値“1"の連続する三ビットとそれに続く値“0"の
一ビットとからなる特殊シーケンスに対応する。
図2aは連続する二つの磁化反転間の間隔が1.5Tに等しい
場合を示し、図2bは2T及び2.5Tの場合を図2dは3.5Tの場
合を図2eは1.5T及び2Tの場合を、図2fは2.5T及び3Tの場
合を、そして図2gは3.5T及び4Tの場合を示す。
図３には本発明の変調方法を実施するための変調器を図
式的に表した。この変調器はクロック発生器２、コンバ
ータ４、及びシリアル化回路６を含む。クロック発生器
２は、周期Ｔのクロック信号Ｈ及び周期T/2のクロック
信号Ｈ′を作り、これら二つの信号は互いに同期化され
ており、かつ、コード付けするデータ信号とも同期化さ
れている。このコード付けするデータ信号はコンバータ
４の入力の一つに印加され、コンバータ４はクロック信
号Ｈも受信する。コンバータ４は、コード付けするデー
タ・ビットと場合によってはその前のデータビットに応
じて、ビットの幅のはじめ及び中央での磁化反転の有無
をそれぞれ示す二つの信号d0とd1を発信する。信号d0と
d1及びクロック信号ＨとＨ′はシリアル化回路６の入力
に印加され、シリアル化回路６は、コンバータ４で受信
されたデータ信号に対応する変調された信号SMを発信す
る。
コンバータ４は二つの回路から構成される：基本コンバ
ータと変換回路である。基本コンバータは値“0"のマー
クされたビットとマークされていないビットを検出し、
識別するため、また、この検出されたビットに次のビッ
トをコード付けするためにある。変換回路は、或る場合
に値“1"のビットの値を、それがコード付けされるに先
立って強制的に“0"に変える。これは、基本コンバータ
がデータ信号をまるごとコード付けすることを可能にす
る。
基本コンバータの具体的製作法の一つが図４に表されて
いる。基本コンバータは、シフト・レジスタを形成す
る、Ｄ型の五つのフリップ・フロップ8,10,12,14及び16
の集合を持つ。これらのフリップ・フロップのデータ入
力及びデータ出力は、それぞれDi及びQiで示されており がフリップ・フロップの数である。基本コンバータは、
又、Ｄ型のフリップ・フロップ18も持つ；このフリップ
・フロップのデータ入力及びデータ出力は、それぞれD6
及びQ6で示されている。各フリップ・フロップは、その
クロック入力CKでクロック信号Ｈを受信する。コード付
けの最中のビットはQ4にあるビットである。
基本コンバータは最後に一群の論理ゲートを持つ；即
ち、出力Q4に接続された反転入力と出力Q6に接続された
非反転入力、及び入力D6に接続された出力をもつNO−AN
Dゲート20;出力Q2,Q3,及びQ4に接続された三つの入力と
持つANDゲート22;出力Q1に接続された反転入力とANDTゲ
ート22の出力に接続された非反転入力を持つANDゲート2
4;出力Q4に接続された反転入力とANDゲート24の出力に
接続された非反転入力を持つORゲート26;出力Q6に接続
された反転入力とORゲート26の出力に接続された非反転
入力を持つANDゲート28;及び、出力Q5とORゲート26の出
力に接続された反転入力を持つANDゲート30である。ゲ
ート28及び30は、コード付けの最中のビットについて、
ビット幅のはじめ又は中央での磁化反転の有無をそれぞ
れ示す信号d0及びd1を発信する。
検出及び識別の機構は16,18及び20の回路から構成され
る。値“0"のビットの検出はフリップ・フロップ16によ
って行われる。Q5に“0"が存在することはこの出力Q5の
低い状態によって示される。値“0"のビットの識別はフ
リップ・フロップ18とNO−ANDゲート20で構成される計
数回路によって行なわれる。実際には、マークされた値
“0"のビットは奇数の値“0"のビットである。出力Q6は
二つの値をとることができる:Q6＝“0"はQ5にマークさ
れていない値“0"のビットが存在することを示し（奇数
の“0"であるとＱ＝“0"となる）、Q6＝“1"は、もしQ5
＝“0"であると（偶数“0"）、マークされた“0"が存在
することを示す。
Q5にマークされた或はマークされていない値“0"のビッ
トがある時“1110"のシーケンスの検出は、ゲート22及
び24によって、シフト・レジスタの出力Q1からQ4を考慮
しながら行なわれる。ゲート24の出力信号Ｂは1.Q2.Q
3.Q4.に等しい。信号Ｂは、“1110"のシーケンスが検出
されれば“1"であり、されなければ“0"である。
信号d0及びd1は、Q4に存在するビットに行わなければな
らないマーク付けが行われているかいないかに対応する
状態をもつ。それらは次のように定義される。
基本コンバータは図1a,1c,1d,1fに対応する場合をコー
ド付けできる。図1b及び1eの場合も部分的にカバーされ
る。変調の他の規則を用いるかどうかの考慮は（図1g,1
b,1i及び図1bと1eの最後の磁化反転）、基本コンバータ
の、データ・ビットのコード付けに先立って或る種の値
“1"のデータ・ビットを強制的に値“0"に変える変換回
路で行われる。
図５にはコンバータ４及びシリアル化回路６の具体的製
作法の一つを挙げた。このコンバータは図４に示された
ものと同一の基本コンバータ、及び、入力D2、D3、或い
はD4の一つを、出力Q1からQ6の状態に応じて強制的に値
“0"に変える論理ゲート回路から成る変換回路を含む。
これは、マークされなければならない全のビットをマー
クするために必要である信号d0及びd1はQ5＝“0"の時し
か高い状態に移れないからである。
入力D2,D3或いはD4の一つに強制的に与えられた値“0"
は、基本コンバータによって、Q6でのマークされていな
い値“0"のビットとして読み取られ（後ほど、この値
“0"のビットが常に値“1"のビットのあとに来ることを
検証する）、その時Q4にあるビットが基本コンバータの
動作の規則に従ってマークされる。特に、もしこの瞬間
にQ4に値“0"のビットがあると、次のクロック周期の
間、この値“0"のビットはマークされた“0"とみなされ
るであろう。
変換回路は出力Q6に接続された反転入力とANDゲート24
の出力に接続された非反転ゲートを持つANDゲート32;出
力Q5に接続された反転入力と出力Q6及びANDゲート24の
出力に接続された二つの非反転入力を持つANDゲート34;
ANDゲート22の出力に接続された反転入力と出力Q1に接
続された非反転入力、及び入力D2に接続された出力を持
つANDゲート36;ANDゲート32の出力に接続された反転入
力と出力Q2に接続された非反転入力、及び入力D3に接続
された出力をもつANDゲート38;及びANDゲート34の出力
に接続された反転入力と出力Q3に接続された非反転入
力、及び入力Q4に接続された出力をもつANDゲート40、
から構成される。
変換回路は次のように動作する。“1111"のシーケンス
が現れるとQ1＝Q2＝Q3＝Q4＝“1"となる。出力Q5は“0"
である（シフト・レジスタの入力の一つが強制的に“0"
にされていなければ）。Q4に存在するビットが基本コン
バータの動作の規則（d0＝０、d1＝１）に従ってマーク
され、入力D2が強制的に“0"にされる。他の場合にはD2
＝Q1となる。D2で強制的に値“0"にされたビットがQ5に
到着すると、このビットはマークされていない“0"とみ
なされる（このビットは“1"の後に来るので、奇数の
“0"である）。すると、次に来るビットが、基本コンバ
ータによって、その通常の動作規則に従ってマークされ
る。このようにして、図1g,1h及び1iの場合のビットマ
ーク付けは図1d,1e及び1fのビットのマーク付けの場合
に帰する。
実際の作成レベルでは、次のように表される： そこで、残るのは1b及び1eの場合の最後の磁化反転だけ
である。
マークされていない値“0"のビットの後に“1110"のシ
ーケンスが現れると（図1e）、Q6＝“0"とQ1＝“0"、Q2
＝Q3＝Q4＝“1"となる。Ｑにあるビットが基本コンバー
タの動作規則に従ってマークされ、入力D3が強制的に値
“0"にされる。他の場合には、D3＝D2になる。
この強制的に値“0"にされたビットがQ5に到着すると、
このビットは値“1"のビットの後に来るので、マークさ
れていない値“0"のビットとみなされる（奇数の値“0"
のビットである）。すると、“1110"のシーケンスの値
“0"のビットが基本コンバータによってビット幅のはじ
めでの磁化反転（d0＝１、d1＝０）マークされ、以後、
マークされた値“0"のビットと見なされることになる。
入力D3の状態は次の通りである： “1110"のシーケンスがマークされた値“0"のビットの
あとに現れると（図1b）、次のようになる： Q6＝“1"、Q5＝“0"、Q1＝“0"、Q2＝Q3＝Q4＝“1"。
Q4にあるビットはマークされず（通常の規則）、入力D4
は強制的に値“0"にされる。他の場合には、D4＝D3とな
る。
この強制的に値“0"にされたビットがQ5に到着すると、
このビットは値“1"のビットのあとに続くので、マーク
されていない値“0"のビットとみなされる。そこで、
“1110"のシーケンスの値“1"の最後のビットが、基本
コンバータによって、ビット幅中央での位相の飛びマー
クされる。（d0＝０、d1＝１）。このシーケンスの値
“0"のビットは以後、マークされていない値“0"ビット
とみなされる。
D4の状態は次の通りである。
要するに、このコンバータの動作は、値“0"のビットを
計数している出力Q1,Q2,Q3,Q4,Q5,及びQ6から、次の論
理方程式によって定義される： 但し、Ａ＝Q2.Q3.Q4.、Ｂ＝1.Aとする。
変調された信号は、シリアル化回路に６によって、信号
d0とd1及びクロック信号ＨとＨ′から作られる。図５に
示された製作方法においては、このシリアル化回路は、
信号d1を受信する非反転入力とクロック信号Ｈを受信す
る反転入力をもつANDゲート42;信号d0とＨを受信する二
つの入力をもつANDゲート44;ANDゲート42と44の出力に
接続された二つの入力を持つORゲート46;及び、入力Ｊ
とＫでORゲートから発信された信号を受信し、クロック
入力CKでクロック信号Ｈ′を受信するＪ−Ｋ型のフリッ
プ・フロップを含む。変調された信号はフリップ・フロ
ップ48のデータ出力Ｑから発信される。
上述のコンバータは本発明の方法に従って変調されたデ
ータ信号を発信することができる。受信される二進法の
列において、受信時に、正確な瞬間を容易に印付けする
するために、変調された信号のデータに、フレームの同
期化語のような特定の語を付け加えることができれば往
々にして有用である。図2aから2gが示すように、4Tに等
しい連続する二つの磁化反転間の最大距離は、ビット幅
の中央に位置する磁化反転の間にしか起きない。このこ
とは、これらのビット幅のはじめと中央の同定を可能に
する。従って、同期化語を4Tという磁化反転間の距離で
表すことができる。これらの磁化反転はビット幅のはじ
めに起きるからである。同様に、この同期化語を4T以上
のあらゆる磁化反転間距離で表すこともできる。
同期化語の挿入回路と利用回路を簡単にするために、ビ
ット幅中央での二つの磁化反転間の距離が5Tに等しい同
期化語を使うのが便利である。
一つの実施例は、コンバータのデータ入力に８ビットの
語、同期化入力に同期化情報SY、を同時に導入する方法
である。この８ビットの語は、この語がいかなる文脈に
到着しようとも、磁化反転が常に同じ場所にあるように
することができなければならない。この条件を満たすに
は、この語が値“0"のビットで始まり、終わることが必
要である。この二つの値“0"のビットが、連続する値
“1"の六つのビットを挟む。
同期化入力に、変調の規則に従えばシーケンスの値“1"
の五番目のビットに同然起きるはずの状態の変化を禁じ
る信号SYを送る。
この同期化語の挿入機構の実施方法の一つが、図６に、
基本コンバータの回路8,10,22及び36と関連付けて示さ
れている。この挿入機構は、同期化信号SYを受信するデ
ータ入力Ｄとクロック信号Ｈを受信するクロック入力を
持つＤ型フリップ・フロップ50;及びフリップ・フロプ5
0のデータ出力ＱとANDゲート22の出力に接続された二つ
の入力、及びANDゲート36の反転入力に接続された出力
を持つANDゲート52を含む。
図７のタイミンングチャートは入力D1に印加されたデー
タ信号SDを示す。この信号はNRZ変調の同期化語“01111
110"を表す。シリアル化回路から発信される変調された
信号SMは、対応して示されている。この信号は、同期化
語の最初の値“1"のビットと最後の値“1"のビットのビ
ット幅の中央に位置する二つの磁化反転を含む。これら
の磁化反転の距離は5Tである。同期化信号SYは同期化語
の値“1"の五番目のビットに磁化反転が現れるのを禁じ
るために設けられている。この同期化信号は、コンバー
タのデータ入力に同期化語が印加されると同時に、コン
バータの上流に置かれた制御機構によって作られる。
今度は、図８を参照しながら、本発明の方法に従って変
調された受信信号から、コード付けされた発信データを
再生するための復調器を説明しよう。この復調器は三つ
の回路を含む：クロック復元回路59、シリアル解除回路
60、及びコンバータ62である。
クロック復元回路59は従来の型である。この回路は、変
調された信号SMから、発信データ・ビット通信量の二倍
である周期T/2のクロック信号Ｈ′を、例えば位相クロ
ックのようなもので良い回路56によって作る。このクロ
ック信号Ｈ′は、立ち下がり前面が例えば変調された信
号の磁化反転と一致しており、クロック信号Ｈ′は、分
周器58、クロック復元回路の部分59に供給し、クロック
復元回路の部分59はクロック信号Ｈ′の周期を分割する
ことによって、周期1/Tのクロック信号Ｈを発信する。
分周器58は、従来通り、クロック信号Ｈの立ち上がり前
面がデータ信号SDのビット幅のはじめと一致するよう
に、クロック信号Ｈの位相を反転するための制御入力
（図には表されていない）を持つ。クロック信号Ｈの正
しい位相は相次ぐ二つの磁化反転間の距離を考慮して、
また、同期化語の4T（図1i）或は5Tという距離を検出す
ることによって、正確に復元される。これらのパルス前
面はビット幅中央での磁化反転に結びついていること、
また、少なくとも五つの値“1"のビットが連続する時に
現れることが判っている。
復調器は最後にシリアル解除回路60を含み、この回路60
は変調された信号SMとクロック信号Ｈ′を受信し、ビッ
ト幅のはじめ又は中央での磁化反転の有無をそれぞれ示
す二つの信号S0及びS1を発信する。この二つの信号はク
ロック信号Ｈと共にコンバータ62の入力に印加されコン
バータ62はコード付けされた発信データ信号SDを発信す
る。
図９は復調器のシリアル解除回路及びコンバータの製作
方法の一つを示す。
シリアル解除回路60は、クロック信号Ｈ′によって同期
化された、シフト・レジスタを形成する三つのＤ型フリ
ップ・フロップ64,66及び68;フリップ・フロップ64及び
66のデータ出力Ｑに接続された入力を持つ排他的論理和
ゲート70;及び、フリップ・フロップ66及び68のデータ
出力Ｑに接続された入力を持つ排他的論理和ゲート72か
ら構成される。ゲート70及び72は、ビット幅の中央及び
はじめでの磁化反転をそれぞれ示す信号S1及びS0を発信
する。これらの信号はクロック信号Ｈと対応している。
相次ぐ二つの磁化反転の位置が判れば、使用されている
変調方法は、あらゆる場合に、最初の磁化反転に対応す
るビット（含む）を最後の磁化反転に対応するビット
（含まない）の間に含まれるビットをデコードできる
（図2aから2fと比較すること）。コンバータは、最初の
磁化反転の位置に印を付けながら、また、この最初の磁
化反転と次の磁化反転との間の距離を測定しながら、動
作する。
コンバータ62は二つの部分に分けられる： −第１の部分は、ビット幅の中の磁化反転の位置に関係
する基本コンバータ74から成る。
−第２の部分は、コンバータから出る二進法の列を、磁
化反転間距離に応じて変えるための変換回路76から成
る。
基本コンバータは、信号S0とS1を受信し、磁化反転の指
標である信号S4を発信するORゲート78;ORゲート78の出
力に接続されたデータ入力Ｄ′１と持つＤ型フリップ・
フロップ80;信号S1及びS0をそれぞれ受信する入力J1及
びK1をもつＪ−Ｋ型フリップ・フロップ82;フリップ・
フロップ82のデータ出力Q1に接続されたデータ入力D2を
もつＤ型フリップ・フロップ84;及び、出力Q1に接続さ
れた反転入力と出力Q2に接続された非反転入力を持つAN
Dゲート86を含む。このANDゲート86の出力が基本コンバ
ータのデータ出力となる。全てのフリップ・フロップは
クロック信号Ｈによって同期化される。
基本コンバータ74は二つの基本的規則に従って動作す
る： 磁化反転（S4＝１）が得られる時： −この磁化反転に対応するビットと次に続くビットは、
S1＝“1"とS0＝“0"であれば値“1"をとり（ビット幅中
央での飛び）、S1＝“0"とS0＝“1"であれば値“0"をと
る（ビット幅のはじめでの飛び）。
−磁化反転に対応するビットの前に来るビットの値は
“0"に置かれる。
基本コンバータの動作を説明するこの二つの規則は、可
能性のあるシーケンス全体の中の三つの特殊シーケンス
のデコードは考慮に入れていない。基本コンバータは次
のものはデコードできない： α）磁化反転間距離が3.5T又は4Tになるような、値“1"
の連続する複数のビットから成るシーケンス。
β）磁化反転間距離が3Tになるような、“1110"のシー
ケンス。
γ）磁化反転間距離が3.5Tになるような、“1110"のシ
ーケンス。
これらのシーケンスは変換回路によって考慮される。
基本コンバータに戻ろう。その動作は次の通りである。
出力Ｑ′１は磁化反転があったかどうかを示し、出力Q1
はこの磁化反転の性質を教える。クロックＨの前面が立
ち上がる時にS1＝“1"とS0＝“0"であったならば、Q1＝
“1"が得られ、クロックＨの前面が立ち上がる時にS1＝
“0"とS0＝“1"であったならば、Q1＝“0"が得られる。
S1＝S0＝“0"の時は、クロックＨの状態が変化する時に
出力Q1の状態は変らない。
基本コンバータは、また、磁化反転がある時には、磁化
反転に対応するビットの前に来るビットの値を強制的に
“0"にするが、他の場合にはその値を変えない。する
と、ANDゲート86の出力で信号▲▼・Q2が得られ
る。
α），β），及びγ）の場合のシーケンスをデコードで
きる変換回路76は次の回路を含む： ・ シリーズに配置され、基本コンバータのフリップ・
フロップ80と共に４段のシフト・レジスタを形成する三
つのＤ型フリップ・フロップ88,90及び92の回路。これ
ら三つのフリップ・フロップの入力にはそれぞれＤ′2,
D′３及びＤ′４の記号が付けられ、出力にはＱ′2,Q′
３及びＱ′４の記号が付されている。
・ シリーズに置かれた三つの回路。それぞれの回路
は、ORゲート94,98,102の一つとＤ型フリップ・フロッ
プ96,100,104の一つで構成されている。各ORゲートの出
力は対応するフリップ・フロップのデータ入力D3,D4,D5
に接続されている。フリップ・フロップ96及び98の出力
Q3及びQ4はそれぞれORゲート98及び102の入力に接続さ
れている。ANDゲート86の出力（基本コンバータの出
力）は、ORゲート94の入力に接続されている。フリップ
・フロップ104の出力Q5は、NRZの形に復調されたデータ
信号SDを発信する。
・ 論理ゲートの回路：出力Ｑ′２及びＱ′３に接続さ
れた二つの反転入力と出力Ｑ′１に接続された一つの非
反転入力を持つANDゲート106;出力Q4及びＱ′４に接続
された入力を持つANDゲート108;出力Q4に接続された反
転入力と出力Ｑ′４に接続された非反転入力を持つAND
ゲート110;ANDゲート106及び110の出力に接続された入
力を持つANDゲート112;出力Q1に接続された反転入力とA
NDゲート112の出力に接続された非反転入力を持つANDゲ
ート114;及び、ANDゲート108の出力に接続された反転入
力とANDゲート106の出力に接続された非反転入力を持つ
ANDゲート116であり、ANDゲート116,112及び114の出力
は、それぞれ、ORゲート94,98及び102の入力に印加され
る。
変換回路は、先に述べた三つの場合が出現する時に、基
本コンバータを出る値“0"の或る種のビットを強制的に
値“1"にする： α）パルス前面間に3.5T又は4Tの距離が現われる時、最
後の磁化反転の前に来るビット値は、コード付け前の状
態の変化がビット幅中央での磁化反転であったのであれ
ば、“1"に保たれる。
β）ビット幅はじめでの磁化反転に対応する長さ3Tのシ
ーケンスが現われる時、このシーケンスに対応する三つ
のビットは強制的に値“1"にされる。
γ）シーケンスの最初のビットの磁化反転がビット幅は
じめでの磁化反転である長さ3.5Tのシーケンスが現われ
る時、このシーケンスの第二及び第三番目のビットは強
制的に値“1"にされる。
基本コンバータから発信される二進法の列の変換回路
は、様々なフリップ・フロップの出力Ｑ′１からＱ′４
及びQ1からQ5を考慮する。変換回路は、二進法の例の三
つの変換を先に述べた三つの特定の場合に結び付ける。
先ず第１に、これらの場合を同定すること、次に、フリ
ップ・フロップ96,100,104で形成されるシフト・レジス
タの入力D3,D4及びD5に働きかけることが必要である。
これらの場合は次のようにして同定される： α）長さ3.5T又は4Tのコード語で、その最初の磁化反転
がビット幅中央で起きるものは、状態Ｑ′１＝“1"と
Ｑ′２＝Ｑ′３＝Ｑ′４＝“0"に対応する。この条件
は、それだけで、長さ3.5T及び4Tのレベルでその最初の
磁化反転がビット幅中央で起きるものの同定を可能にす
る。
β）長さ3Tのコード語で、その最初の磁化反転がビット
幅のはじめで起きるものは、状態Ｑ′１＝Ｑ′４＝
“1"、Ｑ′２＝Ｑ′３＝“0"及びQ1＝Q4＝“0"に対応す
る。
γ）長さ3.5Tのコード語で、その最初の磁化反転がビッ
ト幅のはじめで起きるものは、状態:Q′１＝Ｑ′４＝
“1"、Ｑ′２＝Ｑ′３＝“0"、Q1＝“1"及びQ4＝“0"に
対応する。
同定が済んだら、入力D3、D4及びD5を強制的に値“1"に
することによる二進法の列の修正は、次のように行われ
る： ａ）もしＱ′１＝“0"とQ2＝“1"であれば、入力D3は
“1"である（基本コンバータの動作の条件）。上述の
α）、β）及びγ）の場合には、変換回路がD3を強制的
に“1"にする。
するとα）の場合には になり、β）及びγ）の場合には になる。
一群の条件は次の論理方程式によってまとめられる： ｂ）コンバータの入力D4は普通の場合には値Q3をとる。
変換回路はβ）及びγ）の場合に、即ち の時に、D4を強制的に値１にする。
一群の条件は次の論理方程式によってまとめられる： ｃ）コンバータの入力D5は普通の場合には値Q4をとる。
変換回路は、β）の場合に、即ち、 の時に、D5を強制的に値“1"にする。
一群の条件は次の論理方程式によってまとめられる： これらの論理方程式はゲート94から114によって具体化
される。
最後に、述べられた二進法の列の変換回路には、図６を
参照して述べられた同期化語の導入を考慮することがで
きうことを記しておこう。
本発明は特定の製作方法を参照して説明された。勿論、
本発明はこれらの特定の製作方法に限定される訳ではな
く、同じ精神の下に実現される全ての類似の製作方法を
もカバーするものである。
【図面の簡単な説明】
図１（ａ）から図１（ｉ）は本発明の方法に適合した変
調の規則を表す図である。 図２は、磁化反転間の距離が長さ1.5Tから4Tまでの磁化
反転の各組で、最初の磁化反転が与えられた位置（ビッ
ト幅のはじめ又は中央）を持ち、一連のデータ・ビット
を一義的に規定するものを示す図である。 第３図は本発明の変調器の構造を示す図である。 図４は本発明の変調器のコンバータの基本コンバータの
具体的製作法の一つを示す図である。 図５は本発明の変調器のコンバータ及びシリアル解除回
路の具体的製作法の一つを示す図である。 図６は本発明の変調器に付加できる同期化語の挿入機構
を表す図である。 図７は図６の回路に対応する主な信号のタイミングチャ
ートである図である。 図８は本発明の復調器の構造を示す図である。 図９は本発明の復調器のシリアル解除回路及びコンバー
タの具体的製作法の一つを表す図である。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】変調された信号が幅Ｔのビット幅を持ち、 通常、“0"で記される第一の論理的状態のビットを、ビ
    ット幅のはじめての磁化反転によってマークし、“1"で
    記される第２の論理的状態のビットを、ビット幅の中央
    での磁化反転によってマークし、かつ、 ａ）値“0"のビットが、値“0"のマークされていないビ
    ット或は値“1"のマークされていない連続する三ビット
    のシーケンスの後に来る場合、これをマークし、 ｂ）値“1"のビットが、値“0"のビット或は値“1"のマ
    ークされていない連続する三ビットのシーケンスの後に
    来る場合、これをマークし、 ｃ）上述の規則の例外として、これらの規則が、特殊シ
    ーケンスと呼ばれる、値“1"の三ビットとそれに続く値
    “0"の一ビットから構成されるシーケンスの最初のビッ
    トをマークするようになる場合には、この特殊シーケン
    スを次のようにコード付けする：即ち、 c1）上記特殊シーケンスの前に来るビットがマークされ
    た値“0"のビットである場合には、上記特殊シーケンス
    の値“1"のビットの第三番目のものだけがマークされ、
    これはビット幅中央での磁化反転によってマークされ、 c2）他の場合には、上記特殊シーケンスの値“1"の最初
    のビット及び値“0"のビットを、それぞれ、ビット幅の
    はじめでの磁化反転によってマークすることを特徴とす
    る、幅Ｔのビットの連続から成るデータ信号の基本周波
    帯への変調方法。
  2. 【請求項２】変調された信号が幅Ｔのビット幅を持ち、 通常、“0"で記される第一の論理的状態のビットを、ビ
    ット幅のはじめての磁化反転によってマークし、“1"で
    記される第２の論理的状態のビットを、ビット幅の中央
    での磁化反転によってマークし、かつ、 ａ）値“0"のビットが、値“0"のマークされていないビ
    ット或は値“1"のマークされていない連続する三ビット
    のシーケンスの後に来る場合、これをマークし、 ｂ）値“1"のビットが、値“0"のビット或は値“1"のマ
    ークされていない連続する三ビットのシーケンスの後に
    来る場合、これをマークし、 ｃ）上述の規則の例外として、これらの規則が、特殊シ
    ーケンスと呼ばれる、値“1"の三ビットとそれに続く値
    “0"の一ビットから構成されるシーケンスの最初のビッ
    トをマークするようになる場合には、この特殊シーケン
    スを次のようにコード付けする：即ち、 c1）上記特殊シーケンスの前に来るビットがマークされ
    た値“0"のビットである場合には、上記特殊シーケンス
    の値“1"のビットの第三番目のものだけがマークされ、
    これはビット幅中央での磁化反転によってマークされ、 c2）他の場合には、上記特殊シーケンスの値“1"の最初
    のビット及び値“0"のビットを、それぞれ、ビット幅の
    はじめでの磁化反転によってマークする、幅Ｔのビット
    の連続から成るデータ信号の基本周波帯への変調方法を
    実現するための変調器において、 互いに同期化された周期Ｔのクロック信号Ｈ及び周期T/
    2のクロック信号Ｈを発信するクロック発生器（２）、 二進法データ信号SDによって供給され、クロック信号Ｈ
    を受信し、ビット幅のはじめ及び中央での磁化反転をそ
    れぞれ示す二つの二進法信号d0,d1を発信するコンバー
    タ（４）、及び 信号d0,d1及びクロック信号ＨとＨ′を受信し、変調さ
    れた信号SMを発信するシリアル化回路（６）を含み、か
    つ、 コンバータ（４）が、 −マークされた値“0"のビットとマークされていない値
    “0"のビットを検出し、識別する機構、及び検出機構に
    より検出された値“0"のビットの次に来るデータ信号の
    ビットをコード付けするためのコード付け機構を含む基
    本コンバータで、このコード付け機構は上記のビットを
    本発明の方法に適合してコード付けできるもの、 −次の条件：即ち、 α）或る値“1"のビットが、第一のビットだけがマーク
    されている、値“1"の四ビットのシーケンスの第四番目
    のビットである、 β）或る値“1"のビットが特殊シーケンスの第二番目の
    ビットであり、このシーケンス値は“0"のマークされた
    ビットのあとに来る、 γ）或る値“1"のビットが特殊シーケンスの第三番目の
    ビットであり、このシーケンスの値“0"のマークされて
    いないビットの後に来る、の一つが満たされた時に、上
    記ビットをこのビットのコード付けに先立って値“0"に
    変えるための変換回路、 を含むことを特徴とする、変調器。
  3. 【請求項３】基本コンバータが、 −五つのシリーズのバイステーブル・フリップ・フロッ
    プ（8,10,12,14,16）から構成される一つのシフト・レ
    ジスタで、第一のフリップ・フロップがデータ信号SDを
    受信するもの、 −一つのバイステーブル・フリップ・フロップ（18）と
    少なくとも一つの論理ゲート（20）で、それらの配置
    は、上記のフリップ・フロップが、第一の論理的状態で
    シフト・レジスタの最終のフリップ・フロップ（16）の
    値“0"のマークされたビットが存在することを示し、第
    ２の論理的状態で、このフリップ・フロップに値“0"の
    マークされていないビットが存在することを示すように
    なっているもの、 −六つのフリップ・フロップから発信される信号を組み
    合せて磁化反転信号d0,d1を作るための論理ゲート（22,
    30）の集合、 を含むことを特徴とする、特許請求の範囲第２項に記載
    の変調器。
  4. 【請求項４】変換回路が、交換条件が満たされた時にシ
    フト・レジスタの第二、第三、及び第四のフリップ・フ
    ロップ（10,12,14）の入力を強制的に値“1"にするため
    の論理ゲートの集合を含むことを特徴とする、特許請求
    の範囲第３項に記載の変調器。
  5. 【請求項５】変換回路が、更に、変調された信号に同期
    化語を挿入するための挿入機構（50,52）を含むことを
    特徴とする特許請求の範囲第４項に記載の変調器。
  6. 【請求項６】同期化語がビット幅六つの長さを持ち、こ
    の語が第一のビット幅と第六のビット幅の中央に位置す
    る二つの磁化反転によってコード付けされていることを
    特徴とする、特許請求の範囲第５項に記載の変調器。
  7. 【請求項７】変調された信号が幅Ｔのビット幅を持ち、 通常、“0"で記される第一の論理的状態のビットを、ビ
    ット幅のはじめての磁化反転によってマークし、“1"で
    記される第２の論理的状態のビットを、ビット幅の中央
    での磁化反転によってマークし、かつ、 ａ）値“0"のビットが、値“0"のマークされていないビ
    ット或は値“1"のマークされていない連続する三ビット
    のシーケンスの後に来る場合、これをマークし、 ｂ）値“1"のビットが、値“0"のビット或は値“1"のマ
    ークされていない連続する三ビットのシーケンスの後に
    来る場合、これをマークし、 ｃ）上述の規則の例外として、これらの規則が、特殊シ
    ーケンスと呼ばれる、値“1"の三ビットとそれに続く値
    “0"の一ビットから構成されるシーケンスの最初のビッ
    トをマークするようになる場合には、この特殊シーケン
    スを次のようにコード付けする：即ち、 c1）上記特殊シーケンスの前に来るビットがマークされ
    た値“0"のビットである場合には、上記特殊シーケンス
    の値“1"のビットの第三番目のものだけがマークされ、
    これはビット幅中央での磁化反転によってマークされ、 c2）他の場合には、上記特殊シーケンスの値“1"の最初
    のビット及び値“0"のビットを、それぞれ、ビット幅の
    はじめでの磁化反転によってマークすることを特徴とす
    る、幅Ｔのビットの連続から成るデータ信号の基本周波
    帯への変調方法によって変調された受信信号からデータ
    信号を作るための復調器において変調された信号を受信
    し立ち上がり前面がビット幅のはじめと一致する周期Ｔ
    のクロック信号Ｈ及びクロック信号Ｈに同期化された周
    期T/2のクロック信号Ｈ′を作るクロック復元回路（5
    9）、 クロック信号Ｈ′及び変調された信号を受信し、ビット
    幅のはじめに磁化反転が存在することを示す信号S0及び
    ビット幅の中央に磁化反転が存在することを示すS1を発
    信するシリアル解除回路（60）、 及びシリアル解除回路から発信される信号及びクロック
    信号Ｈを受信し、二進法データ信号を作るコンバータ
    （62）、を含み、かつ、 上記コンバータが、 −信号S0がビット幅でのはじめでの磁化反転を示す時に
    値“0"のビットを発信し、信号S1がビット幅での中央で
    の磁化反転を示す時に値“1"ビットを発信し、さらに、
    マークされたビットの前に来る各データ・ビットを強制
    的に値“0"にするための基本コンバータ（74）、 −次の条件の一つが満たされた時に、基本コンバータか
    ら発信される値“0"のビット状態を値“1"のビットに変
    えるための変換回路（76）：即ち、 α）反転間間隔が3.5T或は4Tに等しい変調された信号に
    おいて、上記ビットが反転間間隔の最後の磁化反転の前
    に来て、かつ、反転間間隔の最初の磁化反転がビット幅
    の中央で起きる時、上記ビットは強制的に値“1"にさ
    れ、 β）反転間間隔が3Tに等しく、かつ、最初の磁化反転が
    ビット幅のはじめに起きる変調された信号において、こ
    の反転間間隔に対応する三つのビットは強制的に値“1"
    にされ、 γ）反転間間隔が3.5Tに等しく、かつ、最初の磁化反転
    がビット幅のはじめに起きる変調された信号において、
    上記ビット幅の後に続く二つのビット幅に対応する二つ
    のビットは、強制的に値“1"にされる、 を含むことを特徴とする、復調器。
  8. 【請求項８】基本コンバータが、 −入力Ｊ及びＫで信号S1,及びS0をそれぞれ受信するＪ
    −Ｋフリップ・フロップ（82）、 −データ入力がＪ−Ｋフリップ・フロップの出力に接続
    されたバイステーブル・フリップ・フロップ（84）、 −データ入力が、信号S1,及びS0を受信するORゲート78
    から発信された磁化反転信号S4を受信するもう一つのバ
    イステーブル・フリップ・フロップ（80）、 −非反転入力が上記フリップ・フロップの出力に接続さ
    れ、反転入力が上記のもう一つのフリップ・フロップに
    出力に接続され、出力が基本コンバータの出力となる、
    ANDゲート（86）、 を含むことを特徴とする特許請求の範囲第７項に記載の
    復調器。
  9. 【請求項９】変換回路が、 −基本コンバータの上記のもう一つのフリップ・フロッ
    プ（80）と共に第一の４段のシフト・レジスタを形成す
    る三つのバイステーブル・フリップ・フロップの集合
    （88,90,92）、 −基本コンバータの上記のフリップ・フロップ（84）と
    共に第二の４段のシフト・レジスタを形成する三つのバ
    イステーブル・フリップ・フロップの集合（96,100,10
    4）、 −変換条件が満たされた時に、第一のシフト・レジスタ
    から発信された信号を組み合せて第二のシフト・レジス
    タのフリップ・フロップの一つ又は複数の入力を強制的
    に値“1"にするための論理ゲートの集合、 を含むことを特徴とする、特許請求の範囲第８項に記載
    の復調器。
JP61180221A 1985-08-02 1986-08-01 デ−タ信号のベ−スバンド変調方法及び装置 Expired - Lifetime JPH0746480B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8511864 1985-08-02
FR8511864A FR2585905B1 (fr) 1985-08-02 1985-08-02 Procede de modulation en bande de base d'un signal de donnees, appareil de modulation et appareil de demodulation correspondants

Publications (2)

Publication Number Publication Date
JPS6234389A JPS6234389A (ja) 1987-02-14
JPH0746480B2 true JPH0746480B2 (ja) 1995-05-17

Family

ID=9321919

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61180221A Expired - Lifetime JPH0746480B2 (ja) 1985-08-02 1986-08-01 デ−タ信号のベ−スバンド変調方法及び装置

Country Status (6)

Country Link
US (1) US4747113A (ja)
EP (1) EP0211757B1 (ja)
JP (1) JPH0746480B2 (ja)
AT (1) ATE56571T1 (ja)
DE (1) DE3674107D1 (ja)
FR (1) FR2585905B1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2643481B1 (fr) * 1989-02-22 1991-05-31 Peugeot Procede et dispositif de transmission d'informations entre stations d'un reseau de communication, notamment pour vehicule automobile
SE466725B (sv) * 1990-07-18 1992-03-23 Goeran Krook Foerfarande foer att begraensa bandbredden hos en godtycklig binaer signal
US5508845A (en) * 1990-10-18 1996-04-16 Telstra Corporation Limited Quasi-soliton communication system

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US27812A (en) * 1860-04-10 John e
US3377583A (en) * 1964-10-08 1968-04-09 Mohawk Data Science Corp Variable density magnetic binary recording and reproducing system
USRE27812E (en) 1973-01-02 1973-11-20 High density storage anx retrieval system
GB1577688A (en) * 1977-12-15 1980-10-29 Standard Telephones Cables Ltd Data transmission
US4234897A (en) * 1978-10-05 1980-11-18 Ampex Corporation DC Free encoding for data transmission
CA1140998A (en) * 1978-10-05 1983-02-08 Jerry W. Miller Dc free encoding for data transmission including limited look-ahead means
FR2448262A1 (fr) * 1979-01-30 1980-08-29 Lyonnaise Transmiss Optiques Procede de transmission serie d'informations binaires et dispositifs pour sa mise en oeuvre
AU542859B2 (en) * 1979-12-28 1985-03-21 Sony Corporation Method for digital encoding/decoding
US4428007A (en) * 1979-12-28 1984-01-24 Sony Corporation Method and apparatus for decoding digital data
NL8003474A (nl) * 1980-06-16 1982-01-18 Philips Nv Werkwijze voor het coderen van databits op een regis- tratiedrager, inrichting voor het uitvoeren van de werkwijze en registratiedrager voorzien van een informatiestructuur.
JPS601956A (ja) * 1983-06-17 1985-01-08 Sony Corp デイジタルデ−タの変調方法

Also Published As

Publication number Publication date
FR2585905A1 (fr) 1987-02-06
ATE56571T1 (de) 1990-09-15
FR2585905B1 (fr) 1987-09-25
EP0211757A1 (fr) 1987-02-25
EP0211757B1 (fr) 1990-09-12
JPS6234389A (ja) 1987-02-14
DE3674107D1 (de) 1990-10-18
US4747113A (en) 1988-05-24

Similar Documents

Publication Publication Date Title
US4553130A (en) Variable-length encoding-decoding system
JP3394127B2 (ja) ディジタルデータの伝送方法
JPH0158705B2 (ja)
JPS60149247A (ja) ２進デ−タ伝送方法
JPH0714145B2 (ja) 情報変換方法
US5390195A (en) Miller-squared decoder with erasure flag output
JP3935217B2 (ja) ｍビット情報ワードのシーケンスから変調信号への変換
US4502036A (en) Encoding and decoding systems for binary data
JPH0746480B2 (ja) デ−タ信号のベ−スバンド変調方法及び装置
KR100529807B1 (ko) m비트정보워드들의시퀀스를변조신호로변환하는방법,레코드캐리어생성방법,코딩장치,디코딩장치,기록장치,판독장치,신호및레코드캐리어
JP2586073B2 (ja) フレーム同期化方法
CN100474782C (zh) 信息编码和解码的方法和设备,记录介质及其制作方法
JPS634270B2 (ja)
JPS6069943A (ja) コ−ド変換方式
JP2560192B2 (ja) ２進情報記録再生方法
JP2606194B2 (ja) デジタル信号の伝送装置
KR850001690B1 (ko) 디지탈 데이타 디코딩 방법
JPS62123848A (ja) 同期信号の付加方法
KR820002129B1 (ko) 디지탈 프레임 동기회로
JP2638432B2 (ja) １−７変調データ生成方法
JPS6061958A (ja) ２値符号変換法
JPS635826B2 (ja)
SI8111722A8 (sl) Kodirni aparat za kodiranje zaporedja blokov bitov binarnih podatkov v zaporedje blokov binarnih "bitov" kanalov
JPS61107817A (ja) ２値符号変換法
JPH0241213B2 (ja)