JPH0746510B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0746510B2 JPH0746510B2 JP60237413A JP23741385A JPH0746510B2 JP H0746510 B2 JPH0746510 B2 JP H0746510B2 JP 60237413 A JP60237413 A JP 60237413A JP 23741385 A JP23741385 A JP 23741385A JP H0746510 B2 JPH0746510 B2 JP H0746510B2
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- data
- mosfet
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体記憶装置に係り、たとえばMOSFET（絶縁
ゲート型電界効果トランジスタ）で構成されたスタティ
ックRAM（ランダム・アクセス・メモリ）に適用して有
効な技術に関するものである。
ゲート型電界効果トランジスタ）で構成されたスタティ
ックRAM（ランダム・アクセス・メモリ）に適用して有
効な技術に関するものである。
MOSスタテックRAMにおいて、通常、メモリセルは、その
複数個がマトリクス状に配置される。同一行に配置され
た複数のメモリセルの選択端子はその行に対応する１つ
のワード線に共通接続され、同一列に配置された複数の
メモリセルのデータ入出力端子はその列に対応するデー
タ線に共通接続される。複数のデータ線は、カラムスイ
ッチ回路を介して共通データ線に接続される。
複数個がマトリクス状に配置される。同一行に配置され
た複数のメモリセルの選択端子はその行に対応する１つ
のワード線に共通接続され、同一列に配置された複数の
メモリセルのデータ入出力端子はその列に対応するデー
タ線に共通接続される。複数のデータ線は、カラムスイ
ッチ回路を介して共通データ線に接続される。
上記共通データ線には、センスアンプの入力端子及び書
き込み回路の出力端子が結合される。
き込み回路の出力端子が結合される。
したがって、上記ワード線とカラムスイッチ回路によっ
て選択された１つのメモリセルにおけるデータが、上記
センスアンプに供給される。
て選択された１つのメモリセルにおけるデータが、上記
センスアンプに供給される。
ところで、上記データ線と電源端子との間には、常時オ
ン状態にされたデータ線負荷MOSFETが設けられ、このデ
ータ線負荷MOSFETによって、データ読み出し開始前にデ
ータ線の電位を望ましいレベルにすることができる。
ン状態にされたデータ線負荷MOSFETが設けられ、このデ
ータ線負荷MOSFETによって、データ読み出し開始前にデ
ータ線の電位を望ましいレベルにすることができる。
このようなデータ線負荷MOSFETを設けた場合、所定のワ
ード線が選択されると、そのワード線につながる全ての
メモリセルの選択端子がオンされることにより、それら
の選択端子につながるメモリセルにおけるスタティック
フリップフロップ回路には、データ線選択素子を介して
貫通電流が流れる。この貫通電流は、選択された１本の
ワード線につながる全てのメモリセルで生じる。このた
め、１つのメモリセルを選択するにもかかわらず多くの
メモリセルで無駄な電流が流れ、消費電力が増大してし
まう。
ード線が選択されると、そのワード線につながる全ての
メモリセルの選択端子がオンされることにより、それら
の選択端子につながるメモリセルにおけるスタティック
フリップフロップ回路には、データ線選択素子を介して
貫通電流が流れる。この貫通電流は、選択された１本の
ワード線につながる全てのメモリセルで生じる。このた
め、１つのメモリセルを選択するにもかかわらず多くの
メモリセルで無駄な電流が流れ、消費電力が増大してし
まう。
特に、データの高速読み出しを達成するには、データ線
負荷MOSFETの相互コンダクタンスを大きくすることによ
ってデータ線間に与えられる電位差を減少させることが
有効であるため、上記貫通電流による消費電力の増大は
一層増すことになる。
負荷MOSFETの相互コンダクタンスを大きくすることによ
ってデータ線間に与えられる電位差を減少させることが
有効であるため、上記貫通電流による消費電力の増大は
一層増すことになる。
なお、データ線負荷MOSFETを備えたMOSスタティックRAM
について記載された文献の例としては、特開昭57−1279
89号公報がある。
について記載された文献の例としては、特開昭57−1279
89号公報がある。
本発明の目的は、データ線負荷素子からメモリセルを介
して流れる貫通電流を減らすことができ、もって消費電
力の低減化を達成することができる半導体記憶装置を提
供することにある。
して流れる貫通電流を減らすことができ、もって消費電
力の低減化を達成することができる半導体記憶装置を提
供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。
本明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、デ
ータ線選択信号に基づいて相補的にスイッチ制御される
高抵抗の第１データ線負MOSFETと低抵抗の第２データ線
負荷MOSFETを各データ線に設け、データ線選択信号の選
択レベルによって第２データ線負荷MOSFETをオン動作さ
せると共にその非選択レベルによって第１データ線負MO
SFETをオン動作させることにより、第１データ線負荷MO
SFETからメモリセルを介して流れる貫通電流を減らして
消費電力を低減させるものである。
を簡単に説明すれば、下記の通りである。すなわち、デ
ータ線選択信号に基づいて相補的にスイッチ制御される
高抵抗の第１データ線負MOSFETと低抵抗の第２データ線
負荷MOSFETを各データ線に設け、データ線選択信号の選
択レベルによって第２データ線負荷MOSFETをオン動作さ
せると共にその非選択レベルによって第１データ線負MO
SFETをオン動作させることにより、第１データ線負荷MO
SFETからメモリセルを介して流れる貫通電流を減らして
消費電力を低減させるものである。
第１図は本発明の１実施例であるスタティックRAMを示
す回路図である。
す回路図である。
同図のスタティックRAMは、公知の半導体集積回路技術
によって１つの半導体基板上に形成される。端子AX1〜A
Xk、AY1〜AYk、Dout、Din及びVccはその外部端子とされ
る。このスタティックRAMは、その電源端子Vccと接地端
子との間に設けられた図示しない外部電源装置から電源
電圧が供給されることによって動作される。
によって１つの半導体基板上に形成される。端子AX1〜A
Xk、AY1〜AYk、Dout、Din及びVccはその外部端子とされ
る。このスタティックRAMは、その電源端子Vccと接地端
子との間に設けられた図示しない外部電源装置から電源
電圧が供給されることによって動作される。
図において、１はメモリアレイであり、代表として示さ
れるスタティックメモリセル1a〜1d、ワード線W1〜Wn、
データ線D1,▲▼、Dn,▲▼から構成されてい
る。
れるスタティックメモリセル1a〜1d、ワード線W1〜Wn、
データ線D1,▲▼、Dn,▲▼から構成されてい
る。
スタティックメモリセル1a〜1dは、相互において同じ構
成にされており、特に制限されないが、1aを代表として
詳細に示されたように、差動MOSFETQ1,Q2と負荷抵抗R1,
R2で構成されたスタティック型フリップフロップ回路
と、このスタティック型フリップフロップ回路の入出力
端子と一対のデータ線D1,▲▼との間にそれぞれ設
けられたＮチャンネル型のトランスファMOSFETQ3,Q4と
で構成される。
成にされており、特に制限されないが、1aを代表として
詳細に示されたように、差動MOSFETQ1,Q2と負荷抵抗R1,
R2で構成されたスタティック型フリップフロップ回路
と、このスタティック型フリップフロップ回路の入出力
端子と一対のデータ線D1,▲▼との間にそれぞれ設
けられたＮチャンネル型のトランスファMOSFETQ3,Q4と
で構成される。
上記スタティックメモリセルは、上記負荷抵抗R1,R2の
接続点に、電源端子Vccに印加される電源電圧が供給さ
れることによってデータを保持する。
接続点に、電源端子Vccに印加される電源電圧が供給さ
れることによってデータを保持する。
上記スタティックメモリセル1a〜1dは、図示のようにマ
トリクス状に配置される。このマトリクス状に配置され
たスタティックメモリセル1a〜1dのうち、同じ行に配置
されたスタティックメモリセル1a,1c及び1b,1dの選択端
子を構成するトランスファMOSFETQ3,Q4のゲートは、そ
れぞれに対応するワード線W1,Wnに接続され、一方、同
じ列に配置されたスタティックメモリセル1a,1b及び1c,
1dの一対の入出力端子は、それぞれに対応する一対のデ
ータ線D1,▲▼及びDn,▲▼に接続される。そし
てこれらの各列に対応するデータ線D1,▲▼及びDn,
▲▼は、それぞれＮチャンネル型のデータ線選択MO
SFETQ5,Q6及びQ7,Q8を介して共通データ線CD,▲▼
に接続される。
トリクス状に配置される。このマトリクス状に配置され
たスタティックメモリセル1a〜1dのうち、同じ行に配置
されたスタティックメモリセル1a,1c及び1b,1dの選択端
子を構成するトランスファMOSFETQ3,Q4のゲートは、そ
れぞれに対応するワード線W1,Wnに接続され、一方、同
じ列に配置されたスタティックメモリセル1a,1b及び1c,
1dの一対の入出力端子は、それぞれに対応する一対のデ
ータ線D1,▲▼及びDn,▲▼に接続される。そし
てこれらの各列に対応するデータ線D1,▲▼及びDn,
▲▼は、それぞれＮチャンネル型のデータ線選択MO
SFETQ5,Q6及びQ7,Q8を介して共通データ線CD,▲▼
に接続される。
上記ワード線W1〜Wnは、Ｘアドレスデコーダ回路２の出
力端子に接続され、このＸアドレスデコーダ回路２から
出力されるワード線選択信号によって選択される。本実
施例において、ワード線選択信号は、そのハイレベルが
ワード線の選択レベルである。なお、このＸアドレスデ
コーダ回路２には、外部信号としてのチップセレクト信
号▲▼が供給される。チップセレクト信号▲▼
がチップ非選択レベルにされたときは、Ｘアドレスデコ
ーダ回路２は全てのワード線W1,Wnを非選択状態にす
る。
力端子に接続され、このＸアドレスデコーダ回路２から
出力されるワード線選択信号によって選択される。本実
施例において、ワード線選択信号は、そのハイレベルが
ワード線の選択レベルである。なお、このＸアドレスデ
コーダ回路２には、外部信号としてのチップセレクト信
号▲▼が供給される。チップセレクト信号▲▼
がチップ非選択レベルにされたときは、Ｘアドレスデコ
ーダ回路２は全てのワード線W1,Wnを非選択状態にす
る。
メモリマトリクスの各列に対応して設けられた一対のデ
ータ線選択MOSFETQ5,Q6及びQ7,Q8のゲートは、それぞれ
Ｙアドレスデコーダ回路３の出力端子に接続され、この
Ｙアドレスデコーダ回路３から出力されるデータ線選択
信号によって選択される。本実施例において、データ線
選択信号は、そのハイレベルがデータ線の選択レベルで
ある。
ータ線選択MOSFETQ5,Q6及びQ7,Q8のゲートは、それぞれ
Ｙアドレスデコーダ回路３の出力端子に接続され、この
Ｙアドレスデコーダ回路３から出力されるデータ線選択
信号によって選択される。本実施例において、データ線
選択信号は、そのハイレベルがデータ線の選択レベルで
ある。
上記Ｘアドレスデコーダ回路２には、アドレス入力端子
AX1〜AXkに供給されたアドレス信号が、アドレスバッフ
ァ回路BX1〜BXkを介して入力される。
AX1〜AXkに供給されたアドレス信号が、アドレスバッフ
ァ回路BX1〜BXkを介して入力される。
上記Ｙアドレスデコーダ回路３には、同様にアドレス入
力端子AY1〜AYkに供給されたアドレス信号が、アドレス
バッファ回路BY1〜BYkを介して入力される。
力端子AY1〜AYkに供給されたアドレス信号が、アドレス
バッファ回路BY1〜BYkを介して入力される。
一対の共通データ線CD,▲▼は、一方においてセン
スアンプ４の入力端子に接続され、他方において、書き
込み回路５の出力端子に接続される。センスアンプ４の
出力信号は、出力バッファ回路６を介してデータ出力端
子Doutに供給され、書き込み回路５には、データ入力端
子Dinから入力された信号が入力バッファ回路７を介し
て供給される。
スアンプ４の入力端子に接続され、他方において、書き
込み回路５の出力端子に接続される。センスアンプ４の
出力信号は、出力バッファ回路６を介してデータ出力端
子Doutに供給され、書き込み回路５には、データ入力端
子Dinから入力された信号が入力バッファ回路７を介し
て供給される。
上記それぞれのデータ線D1,▲▼,Dn,▲▼に
は、データの読み出し開始前にデータ線の電位を予め基
準電位にするため、データ線選択信号に基づいて相補的
にスイッチ制御される高オン抵抗を示すＰチャンネル型
第１データ線負荷MOSFETQ9と、低オン抵抗を示すＮチャ
ンネル型第２データ線負荷MOSFETQ10が設けられる。
は、データの読み出し開始前にデータ線の電位を予め基
準電位にするため、データ線選択信号に基づいて相補的
にスイッチ制御される高オン抵抗を示すＰチャンネル型
第１データ線負荷MOSFETQ9と、低オン抵抗を示すＮチャ
ンネル型第２データ線負荷MOSFETQ10が設けられる。
上記第１データ線負荷MOSFETQ9は、そのドレインがデー
タ線に結合され、そのソースは、ゲート・ドレイン間が
結合されたＮチャンネル型のレベルシフトMOSFETQ11を
介して電源端子Vccに結合される。斯るMOSFETQ9は、デ
ータ線選択信号が非選択レベル（ロウレベル）にされた
とき、すなわち、それに接続されているデータ線が選択
されないとき、オン状態にされるもので、その選択され
ないデータ線にバイアス電圧若しくは基準電位を与え
る。このバイアス電圧は、データの読み出しが行われな
いメモリセルに接続されたデータ線に対して与えられる
ものであり、単に次のデータ読み出しに備えてそのデー
タ線のレベルを所定レベルに維持させることができる程
度であれば充分である。このため、この第１データ線負
荷MOSFETQ9は、その相互コンダクタンスが比較的小さ
く、すなわち、高抵抗に設定され、そのサイズも小さく
なっている。
タ線に結合され、そのソースは、ゲート・ドレイン間が
結合されたＮチャンネル型のレベルシフトMOSFETQ11を
介して電源端子Vccに結合される。斯るMOSFETQ9は、デ
ータ線選択信号が非選択レベル（ロウレベル）にされた
とき、すなわち、それに接続されているデータ線が選択
されないとき、オン状態にされるもので、その選択され
ないデータ線にバイアス電圧若しくは基準電位を与え
る。このバイアス電圧は、データの読み出しが行われな
いメモリセルに接続されたデータ線に対して与えられる
ものであり、単に次のデータ読み出しに備えてそのデー
タ線のレベルを所定レベルに維持させることができる程
度であれば充分である。このため、この第１データ線負
荷MOSFETQ9は、その相互コンダクタンスが比較的小さ
く、すなわち、高抵抗に設定され、そのサイズも小さく
なっている。
したがって、ワード線選択信号に基づいて選択されたワ
ード線に接続されているメモリセルのうち、データ線選
択信号に基づいて選択されないデータ線に接続されたも
の、即ちデータの読み出しとは関係のないメモリセルに
関しては、そのメモリセルのトランスファMOSFETQ3（Q
4）から差動MOSFETQ1（Q2）を介して流れる貫通電流が
低減される。
ード線に接続されているメモリセルのうち、データ線選
択信号に基づいて選択されないデータ線に接続されたも
の、即ちデータの読み出しとは関係のないメモリセルに
関しては、そのメモリセルのトランスファMOSFETQ3（Q
4）から差動MOSFETQ1（Q2）を介して流れる貫通電流が
低減される。
なお、全てのデータ線が非選択とされるチップ非選択時
においては、全ての第１データ線負荷MOSFETQ9がオン状
態にされて各データ線には上記バイアス電圧が供給され
ることになるが、このとき全てのワード線も非選択レベ
ルのチップセレクト信号▲▼によって非選択状態に
され、全てのトランスファMOSFETQ3,Q4はオフ状態にさ
れる。したがって、チップ非選択期間が長期に及んでも
各データ線に供給されるバイアス電圧によってメモリセ
ルの記憶情報が破壊されるおそれはない。
においては、全ての第１データ線負荷MOSFETQ9がオン状
態にされて各データ線には上記バイアス電圧が供給され
ることになるが、このとき全てのワード線も非選択レベ
ルのチップセレクト信号▲▼によって非選択状態に
され、全てのトランスファMOSFETQ3,Q4はオフ状態にさ
れる。したがって、チップ非選択期間が長期に及んでも
各データ線に供給されるバイアス電圧によってメモリセ
ルの記憶情報が破壊されるおそれはない。
ここで、上記レベルシフトMOSFETQ11は、そのゲート・
ドレイン間が結合されていることによって、そのソース
・ドレイン間にそのしきい値電圧にほぼ等しい電圧降下
を生ずる。このため、上記第１データ線負荷MOSFETQ9を
介してデータ線に与えられるバイアス電圧は、電源端子
Vccに供給される電源電圧に対し上記レベルシフトMOSFE
TQ11によってレベルダウンされた電圧とされる。したが
って、データ線選択信号に基づいて所定のデータ線が選
択されるとき、そのデータ線につながるデータ線選択MO
SFETQ5,Q6（Q7,Q8）の高速オン動作が保証され、データ
の高速読み出しが達成される。
ドレイン間が結合されていることによって、そのソース
・ドレイン間にそのしきい値電圧にほぼ等しい電圧降下
を生ずる。このため、上記第１データ線負荷MOSFETQ9を
介してデータ線に与えられるバイアス電圧は、電源端子
Vccに供給される電源電圧に対し上記レベルシフトMOSFE
TQ11によってレベルダウンされた電圧とされる。したが
って、データ線選択信号に基づいて所定のデータ線が選
択されるとき、そのデータ線につながるデータ線選択MO
SFETQ5,Q6（Q7,Q8）の高速オン動作が保証され、データ
の高速読み出しが達成される。
上記第２データ線負荷MOSFETQ10は、そのソースがデー
タ線に結合され、ドレインは電源端子Vccに結合され
る。斯るMOSFETQ10は、データ線選択信号が選択レベル
（ハイレベル）にされたとき、すなわち、それに接続さ
れているデータ線が選択されるとき、オン状態にされる
もので、その選択されるデータ線にバイアス電圧を与え
る。
タ線に結合され、ドレインは電源端子Vccに結合され
る。斯るMOSFETQ10は、データ線選択信号が選択レベル
（ハイレベル）にされたとき、すなわち、それに接続さ
れているデータ線が選択されるとき、オン状態にされる
もので、その選択されるデータ線にバイアス電圧を与え
る。
ここで、上記第２データ線負荷MOSFETQ10は、その相互
コンダクタンスが上記第１データ線負荷MOSFETQ9よりも
大きく、すなわち、低抵抗に設定される。この相互コン
ダクタンスは、従来各データ線と電源端子との間に常時
オンの状態で配置されたデータ線負荷MOSFETとほぼ同様
であり、データ読み出し時にロウレベルにされるべきデ
ータ線の電位を比較的高いレベルにさせるような値に設
定される。したがって、斯る負荷MOSFETQ10によって所
定のデータ線にバイアス電圧が与えられる場合、そのデ
ータ線のレベル変化速度が増大され、データを高速に読
み出すことができる。
コンダクタンスが上記第１データ線負荷MOSFETQ9よりも
大きく、すなわち、低抵抗に設定される。この相互コン
ダクタンスは、従来各データ線と電源端子との間に常時
オンの状態で配置されたデータ線負荷MOSFETとほぼ同様
であり、データ読み出し時にロウレベルにされるべきデ
ータ線の電位を比較的高いレベルにさせるような値に設
定される。したがって、斯る負荷MOSFETQ10によって所
定のデータ線にバイアス電圧が与えられる場合、そのデ
ータ線のレベル変化速度が増大され、データを高速に読
み出すことができる。
特に、斯る負荷MOSFETQ10は、データ線を選択するため
のMOSFETQ5,Q6（Q7,Q8）のオン動作にほぼ同期してオン
状態にされる。したがって、上記のようにバイアス電圧
が与えられるデータ線のレベルは比較的低くなり、読み
出しデータの相補レベルが確定するまでの遷移時間を短
縮することができる。
のMOSFETQ5,Q6（Q7,Q8）のオン動作にほぼ同期してオン
状態にされる。したがって、上記のようにバイアス電圧
が与えられるデータ線のレベルは比較的低くなり、読み
出しデータの相補レベルが確定するまでの遷移時間を短
縮することができる。
図において、Q12は、データ線選択信号によってスイッ
チ制御されるＰチャンネル型のイコライザMOSFETであ
り、そのドレイン・ソースが一対のデータ線D1,▲
▼及びDn,▲▼に接続され、データ線選択信号の非
選択レベル（ロウレベル）でオン状態にされる。このMO
SFETQ12がオン状態にされると、データの読み出しによ
って相補レベルにされた一対のデータ線間のレベルが平
衡化される。例えば、互いに異なったデータが蓄えられ
同一のデータ線に接続されたメモリセルをアドレスの切
り換えによって順次読み出すとき、最初のメモリセルの
読み出しで生じたデータ線間の電位差を、次のメモリセ
ルの読み出しで反転させる必要がある。即ち、ハイレベ
ルのデータ線をメモリセルでロウレベルに落とし、ロウ
レベルのデータ線を上記第１データ線負荷MOSFETQ9でハ
イレベルに引き上げる。上記イコライザMOSFETQ12は、
相補レベルにされいてる一対のデータ線間のレベルを強
制的に平衡化させることでそのデータ線の反転に要する
時間遅れを低減させる。特に本実施例の場合、上述の如
く非選択状態のデータ線には第１データ線負荷MOSFETQ9
によってバイアス電圧が供給されるが、その負荷MOSFET
Q9は消費電力低減のために高抵抗に設定されているか
ら、その分データ線の反転に要する時間遅れを補うとい
う意味において上記イコライザMOSFETQ12を設ける意義
がある。
チ制御されるＰチャンネル型のイコライザMOSFETであ
り、そのドレイン・ソースが一対のデータ線D1,▲
▼及びDn,▲▼に接続され、データ線選択信号の非
選択レベル（ロウレベル）でオン状態にされる。このMO
SFETQ12がオン状態にされると、データの読み出しによ
って相補レベルにされた一対のデータ線間のレベルが平
衡化される。例えば、互いに異なったデータが蓄えられ
同一のデータ線に接続されたメモリセルをアドレスの切
り換えによって順次読み出すとき、最初のメモリセルの
読み出しで生じたデータ線間の電位差を、次のメモリセ
ルの読み出しで反転させる必要がある。即ち、ハイレベ
ルのデータ線をメモリセルでロウレベルに落とし、ロウ
レベルのデータ線を上記第１データ線負荷MOSFETQ9でハ
イレベルに引き上げる。上記イコライザMOSFETQ12は、
相補レベルにされいてる一対のデータ線間のレベルを強
制的に平衡化させることでそのデータ線の反転に要する
時間遅れを低減させる。特に本実施例の場合、上述の如
く非選択状態のデータ線には第１データ線負荷MOSFETQ9
によってバイアス電圧が供給されるが、その負荷MOSFET
Q9は消費電力低減のために高抵抗に設定されているか
ら、その分データ線の反転に要する時間遅れを補うとい
う意味において上記イコライザMOSFETQ12を設ける意義
がある。
本実施例によれば、低抵抗の第２データ線負荷MOSFETQ1
0は、選択された１つのメモリセルにおけるデータ線に
つながるものだけがオン状態にされ、その他のデータ線
においては、高抵抗の第１データ線負荷MOSFETQ9がオン
状態にされる。その結果、データの読み出しに係るデー
タ線だけにデータの高速読み出しに必要なバイアス電圧
が速やかに供給され、その他のデータ線には上記データ
線よりも緩慢な状態でバイアス電圧が供給される。した
がって、選択された１本ワード線に接続されているメモ
リセルのうち、データ線選択信号に基づいて選択されな
いデータ線につながるもの、即ちデータの読み出しとは
関係のない大多数のメモリセルに関し、そのメモリセル
のトランスファMOSFETQ3（Q4）から差動MOSFETQ1（Q2）
を介して流れる貫通電流を低減させることができる。
0は、選択された１つのメモリセルにおけるデータ線に
つながるものだけがオン状態にされ、その他のデータ線
においては、高抵抗の第１データ線負荷MOSFETQ9がオン
状態にされる。その結果、データの読み出しに係るデー
タ線だけにデータの高速読み出しに必要なバイアス電圧
が速やかに供給され、その他のデータ線には上記データ
線よりも緩慢な状態でバイアス電圧が供給される。した
がって、選択された１本ワード線に接続されているメモ
リセルのうち、データ線選択信号に基づいて選択されな
いデータ線につながるもの、即ちデータの読み出しとは
関係のない大多数のメモリセルに関し、そのメモリセル
のトランスファMOSFETQ3（Q4）から差動MOSFETQ1（Q2）
を介して流れる貫通電流を低減させることができる。
このように、データの読み出しに際して選択される１つ
のメモリセル以外の同一行の大多数のメモリセルにおい
ては、そこで流れる無駄な貫通電流が緩和され、著しく
消費電力を低減させることができる。しかも、その消費
電力の低減の度合は著しく大きいから、同様の目的で行
われるメモリセルアレイの分割構成にとらわれることな
く自由にメモリセルをレイアウトすることができる。
のメモリセル以外の同一行の大多数のメモリセルにおい
ては、そこで流れる無駄な貫通電流が緩和され、著しく
消費電力を低減させることができる。しかも、その消費
電力の低減の度合は著しく大きいから、同様の目的で行
われるメモリセルアレイの分割構成にとらわれることな
く自由にメモリセルをレイアウトすることができる。
以上説明したことから明らかな如く、本願において開示
された発明によれば、以下の効果を得るものである。
された発明によれば、以下の効果を得るものである。
（１）データ線選択信号の選択レベルでオン動作される
データ線負荷素子を各データ線に設け、データ線選択信
号の選択レベルによってこのデータ線負荷素子をオン動
作させることにより、選択されないデータ線側のメモリ
セルを介して流れる貫通電流を減らすことができ、消費
電力を著しく低減させることができる。
データ線負荷素子を各データ線に設け、データ線選択信
号の選択レベルによってこのデータ線負荷素子をオン動
作させることにより、選択されないデータ線側のメモリ
セルを介して流れる貫通電流を減らすことができ、消費
電力を著しく低減させることができる。
（２）上記効果により、低消費電力化のために行われる
メモリセルアレイの分割構成にとらわれることなく自由
にメモリセルをレイアウトすることができる。
メモリセルアレイの分割構成にとらわれることなく自由
にメモリセルをレイアウトすることができる。
（３）特に、データ線負荷素子を、データ線選択信号に
基づいて相補的にスイッチ制御される高抵抗の第１デー
タ線負荷素子と低抵抗の第２データ線負荷素子から構成
すると、上記効果の外にデータの高速読み出しをも達成
することができる。
基づいて相補的にスイッチ制御される高抵抗の第１デー
タ線負荷素子と低抵抗の第２データ線負荷素子から構成
すると、上記効果の外にデータの高速読み出しをも達成
することができる。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、その要旨を逸脱しない範囲におい
て種々変更可能である。
具体的に説明したが、その要旨を逸脱しない範囲におい
て種々変更可能である。
上記実施例では、データ線負荷素子をデータ線選択信号
に基づいて相補的にスイッチ制御される高抵抗の第１デ
ータ線負荷素子と低抵抗の第２データ線負荷素子から構
成する場合について説明したが、非選択時のバイアス電
圧をメモリセルからの放電電圧などによって代替する場
合には、上記第１データ線負荷素子を省略することが可
能である。高抵抗の第１データ線負荷素子は、MOSFETの
ようなスイッチ動作可能な素子でなく、例えば半導体基
板上に絶縁膜を介して形成される高抵抗ポリシリコンか
ら成る素子や、ポリシリコン高抵抗素子とそれに直列接
続されたポリシリコンから成る順方向動作のPN接合素子
との直列回路などから構成してもよい。
に基づいて相補的にスイッチ制御される高抵抗の第１デ
ータ線負荷素子と低抵抗の第２データ線負荷素子から構
成する場合について説明したが、非選択時のバイアス電
圧をメモリセルからの放電電圧などによって代替する場
合には、上記第１データ線負荷素子を省略することが可
能である。高抵抗の第１データ線負荷素子は、MOSFETの
ようなスイッチ動作可能な素子でなく、例えば半導体基
板上に絶縁膜を介して形成される高抵抗ポリシリコンか
ら成る素子や、ポリシリコン高抵抗素子とそれに直列接
続されたポリシリコンから成る順方向動作のPN接合素子
との直列回路などから構成してもよい。
更に、上記実施例で説明したイコライザMOSFETは、アド
レス信号の変化を検出して発生される内部制御信号でス
イッチ制御してもよく、また、それ自体を省いてもよ
い。
レス信号の変化を検出して発生される内部制御信号でス
イッチ制御してもよく、また、それ自体を省いてもよ
い。
以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野であるMOSスタティックRAM
に適用可能なものについて説明したが、これに限定され
るものではなく、種々の半導体記憶装置に広く利用する
ことができる。
をその背景となった技術分野であるMOSスタティックRAM
に適用可能なものについて説明したが、これに限定され
るものではなく、種々の半導体記憶装置に広く利用する
ことができる。
第１図は本発明の第１実施例であるスタティックRAMを
示す回路図である。 W1〜Wn……ワード線、D1,▲▼……データ線、Dn,▲
▼……データ線、CD,▲▼……共通データ線、Q
5〜Q8……データ線選択素子、Q9……データ線負荷素子
（高抵抗第１データ線負荷MOSFET）、Q10……データ線
負荷素子（低抵抗第２データ線負荷MOSFET）、Q11……
レベルシフト素子（レベルシフトMOSFET）、Q12……イ
コライザMOSFET、１……メモリアレイ、1a〜1d……スタ
ティックメモリセル。
示す回路図である。 W1〜Wn……ワード線、D1,▲▼……データ線、Dn,▲
▼……データ線、CD,▲▼……共通データ線、Q
5〜Q8……データ線選択素子、Q9……データ線負荷素子
（高抵抗第１データ線負荷MOSFET）、Q10……データ線
負荷素子（低抵抗第２データ線負荷MOSFET）、Q11……
レベルシフト素子（レベルシフトMOSFET）、Q12……イ
コライザMOSFET、１……メモリアレイ、1a〜1d……スタ
ティックメモリセル。
フロントページの続き (72)発明者 山内 宏道 東京都小平市上水本町1448番地 日立超エ ル・エス・アイエンジニアリング株式会社 内 (72)発明者 小高 雅則 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (56)参考文献 特開 昭56−118369（ＪＰ，Ａ)
Claims (2)
- 【請求項１】マトリクス状に設けられた複数のスタテツ
クメモリセルと複数のワード線と複数のデータ線とから
なるメモリアレイと、各データ線と電源端子との間に設
けられた複数のデータ線負荷素子と、共通データ線と、
各データ線と上記共通データ線との間に設けられそれぞ
れデータ線選択信号によって選択される複数のデータ線
選択MOSFETとを備えてなる半導体記憶装置であつて、 上記各データ線負荷素子は、上記データ線選択MOSFETと
異なる導電型にされデータ線選択信号によって対応する
データ線の非選択時にオン状態にされる比較的高抵抗の
第１データ線負荷MOSFETと、上記データ線選択MOSFETと
同じ導電型にされ上記データ線選択信号によって対応す
るデータ線の選択時にオン状態にされる比較的低抵抗の
第２データ線負荷MOSFETとから構成されてなることを特
徴とする半導体記憶装置。 - 【請求項２】上記第１データ負荷MOSFETは、レベルシフ
ト素子を介し電源端子に接続されてなるものであること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237413A JPH0746510B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237413A JPH0746510B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6299976A JPS6299976A (ja) | 1987-05-09 |
| JPH0746510B2 true JPH0746510B2 (ja) | 1995-05-17 |
Family
ID=17014998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237413A Expired - Lifetime JPH0746510B2 (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746510B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4796230A (en) * | 1987-06-24 | 1989-01-03 | Intel Corporation | Folded-cascode configured differential current steering column decoder circuit |
| JP2662821B2 (ja) * | 1990-03-20 | 1997-10-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH03271194A (ja) * | 1990-03-20 | 1991-12-03 | Sumitomo Electric Ind Ltd | ＩｎＰ系結晶の気相成長法 |
| US5121357A (en) * | 1990-04-30 | 1992-06-09 | International Business Machines Corporation | Static random access split-emitter memory cell selection arrangement using bit line precharge |
| JP2006040431A (ja) * | 2004-07-28 | 2006-02-09 | Sony Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836504B2 (ja) * | 1980-02-22 | 1983-08-09 | 富士通株式会社 | 半導体記憶装置 |
-
1985
- 1985-10-25 JP JP60237413A patent/JPH0746510B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6299976A (ja) | 1987-05-09 |
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