JPH0746514B2 - デコーダ回路 - Google Patents
デコーダ回路Info
- Publication number
- JPH0746514B2 JPH0746514B2 JP17107884A JP17107884A JPH0746514B2 JP H0746514 B2 JPH0746514 B2 JP H0746514B2 JP 17107884 A JP17107884 A JP 17107884A JP 17107884 A JP17107884 A JP 17107884A JP H0746514 B2 JPH0746514 B2 JP H0746514B2
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は、絶縁ゲート型の構造をもつ電界効果型トラン
ジスタ（以下IGFETと記す。）を主な構成要素とするも
のであり、大容量で高速度が要求される書き込み消去可
能な不揮発性記憶装置に用いられるデコーダ回路に関す
る。
ジスタ（以下IGFETと記す。）を主な構成要素とするも
のであり、大容量で高速度が要求される書き込み消去可
能な不揮発性記憶装置に用いられるデコーダ回路に関す
る。
第１図は従来例に係るデコーダ回路の回路図である。Q
111はソースが電源CCに，ドレインが点Ｌに，ゲートが
アドレス入力a1に接続されたＰチヤネル型IGFETであ
る。Q112は電源CCと点Ｌの間にQ111と並列に接続され、
ゲートにアドレス入力a2が接続されたＰチヤネル型IGFE
Tである。Q113はドレインが点Ｌに，ゲートがアドレス
入力a1に，ソースが点Ｍに接続されたＮチャネル型IGFE
Tである。Q114はドレインが点Ｍに，ゲートがアドレス
入力a2に，ソースが接地に接続されたＮチヤネル型IGFE
Tである。Q115はソースが電源CCに，ゲートが点Ｌに，
ドレインが点Ｎに接続されたＰチヤネル型IGFET,Q116は
ドレインが点Ｎに，ゲートが点Ｌに，ソースが接地に接
続されたＮチヤネル型IGFETである。Q117はドレインが
点Ｎに，ゲートが書き込み又は消去モード時に“L"とな
り、書き込み又は消去モードが終了すると“H"になる信
号▲▼が接続されたＮチヤネル型でデイプレツシ
ヨン型のIGFETである。
111はソースが電源CCに，ドレインが点Ｌに，ゲートが
アドレス入力a1に接続されたＰチヤネル型IGFETであ
る。Q112は電源CCと点Ｌの間にQ111と並列に接続され、
ゲートにアドレス入力a2が接続されたＰチヤネル型IGFE
Tである。Q113はドレインが点Ｌに，ゲートがアドレス
入力a1に，ソースが点Ｍに接続されたＮチャネル型IGFE
Tである。Q114はドレインが点Ｍに，ゲートがアドレス
入力a2に，ソースが接地に接続されたＮチヤネル型IGFE
Tである。Q115はソースが電源CCに，ゲートが点Ｌに，
ドレインが点Ｎに接続されたＰチヤネル型IGFET,Q116は
ドレインが点Ｎに，ゲートが点Ｌに，ソースが接地に接
続されたＮチヤネル型IGFETである。Q117はドレインが
点Ｎに，ゲートが書き込み又は消去モード時に“L"とな
り、書き込み又は消去モードが終了すると“H"になる信
号▲▼が接続されたＮチヤネル型でデイプレツシ
ヨン型のIGFETである。
点pp/ccは書き込み又は消去モード時に書き込み制御電
圧Vpp′に，それ以外の場合は電源電圧Vccになるように
外部端子から印加された外部電源であるか、あるいは書
き込み又は消去モード時は昇圧回路により高電圧Vpp′
になり、それ以外の場合は電源電圧Vccになるように内
部回路で制御された内部電源である。Q118はソースが点
pp/ccに，ゲートが点に，ドレインが点Ｑに，基板が
点pp/ccに接続されたＰチヤネル型IGFETである。Q119は
ドレインが点Ｑに，ゲートが点Ｏに，ソースが接地に接
続されたＮチヤネル型IGFETである。Q120はソースが点p
p/ccに，ゲートが点Ｑに，ドレインが点に，基板が点
pp/ccに接続されたＰチヤネル型IGFETである。ここでQ
111,Q112,Q115で示すＰチヤネル型IGFETの基板はすべて
電源CCに接続され、Q113,Q114,Q116,Q119で示すＮチヤ
ネル型IGFETの基板はすべて接地に接続される。またQ
117を除くすべてのIGFETは、エンハンスメント型であ
り、点が第１図のデコーダ回路の出力である。
圧Vpp′に，それ以外の場合は電源電圧Vccになるように
外部端子から印加された外部電源であるか、あるいは書
き込み又は消去モード時は昇圧回路により高電圧Vpp′
になり、それ以外の場合は電源電圧Vccになるように内
部回路で制御された内部電源である。Q118はソースが点
pp/ccに，ゲートが点に，ドレインが点Ｑに，基板が
点pp/ccに接続されたＰチヤネル型IGFETである。Q119は
ドレインが点Ｑに，ゲートが点Ｏに，ソースが接地に接
続されたＮチヤネル型IGFETである。Q120はソースが点p
p/ccに，ゲートが点Ｑに，ドレインが点に，基板が点
pp/ccに接続されたＰチヤネル型IGFETである。ここでQ
111,Q112,Q115で示すＰチヤネル型IGFETの基板はすべて
電源CCに接続され、Q113,Q114,Q116,Q119で示すＮチヤ
ネル型IGFETの基板はすべて接地に接続される。またQ
117を除くすべてのIGFETは、エンハンスメント型であ
り、点が第１図のデコーダ回路の出力である。
次に第１図と第２図を用いて、第１図のデコーダ回路の
動作を説明する。第２図は書き込み又は消去モード時、
および書き込み又は消去モードが終了して読み出しモー
ドに変化した時の信号▲▼，点pp/cc,デコーダ回
路の出力，信号READの電圧の時間変化を示したもので
ある。
動作を説明する。第２図は書き込み又は消去モード時、
および書き込み又は消去モードが終了して読み出しモー
ドに変化した時の信号▲▼，点pp/cc,デコーダ回
路の出力，信号READの電圧の時間変化を示したもので
ある。
書き込み又は消去モードになると信号▲▼は“L"
になり（時間t21）、点pp/ccの電圧は書き込み制御電圧
Vpp′まで上昇する。アドレス入力a1,a2が共に“H"の時
デコーダ回路は選択され点Ｌが“L",点Ｎが“H"とな
る。この時Q117のゲートの電圧と点Ｎの電圧との差は
〔−Vcc〕となるので、Q117のしきい値電圧が−Vcc
（Ｖ）以下に設定してあるならば点から電源CCには電
流は流れない。従つて出力の電圧は第２図に示すよう
に書き込み制御電圧Vpp′まで上昇する。一方a1又はa2
が“L"の時デコーダ回路は非選択になり、点Ｌが“H",
点Ｎが“L",出力は“L"となる。
になり（時間t21）、点pp/ccの電圧は書き込み制御電圧
Vpp′まで上昇する。アドレス入力a1,a2が共に“H"の時
デコーダ回路は選択され点Ｌが“L",点Ｎが“H"とな
る。この時Q117のゲートの電圧と点Ｎの電圧との差は
〔−Vcc〕となるので、Q117のしきい値電圧が−Vcc
（Ｖ）以下に設定してあるならば点から電源CCには電
流は流れない。従つて出力の電圧は第２図に示すよう
に書き込み制御電圧Vpp′まで上昇する。一方a1又はa2
が“L"の時デコーダ回路は非選択になり、点Ｌが“H",
点Ｎが“L",出力は“L"となる。
ところで第１図に示すデコーダ回路は一般に以下の
（１），（２）を考慮して設計されている。
（１），（２）を考慮して設計されている。
（１）書き込み又は消去モード時、デコーダ回路が選択
された場合において、点に電圧〔Vcc〕（例えば5V）
が印加され、点pp/ccに電圧〔Vpp′〕（例えば20V）が
印加された時にQ118とQ119から構成されるインバータが
反転できるように、Q118の （以下IGFETのゲート長をL,ゲート幅をＷと記す。）をQ
119のW/Lに比べてかなり小さくする。
された場合において、点に電圧〔Vcc〕（例えば5V）
が印加され、点pp/ccに電圧〔Vpp′〕（例えば20V）が
印加された時にQ118とQ119から構成されるインバータが
反転できるように、Q118の （以下IGFETのゲート長をL,ゲート幅をＷと記す。）をQ
119のW/Lに比べてかなり小さくする。
（２）書き込み又は消去モード時、デコーダ回路が選択
（出力はVpp′）から非選択になり、点Ｌの電圧が
“H"〔Vcc〕になつた場合、Q118とQ119から構成される
インバータが反転できるように、Q120のW/LをQ116のW/L
とQ117のW/Lに比べてかなり小さくする。
（出力はVpp′）から非選択になり、点Ｌの電圧が
“H"〔Vcc〕になつた場合、Q118とQ119から構成される
インバータが反転できるように、Q120のW/LをQ116のW/L
とQ117のW/Lに比べてかなり小さくする。
かかる条件下での動作について説明する。▲▼が
“L"から“H"になり、書き込み又は消去モードが終了す
る（時間t22）と、点pp/cc電圧は電源電圧Vccになる。
書き込み又は消去モード時に出力の容量に充電された
電荷は、点pp/ccの電圧が低下するにともない出力の
容量と、Q120の電流駆動能力（以下、on抵抗と記す。）
で決まる時定数で電源に放電され、最終的には出力Ｏの
電圧は電源電圧Vccになる。前述したように、Q120のW/L
は小さいので、Q120のon抵抗は大きくなり、出力Ｏの電
圧が低下する時定数は、一般に第２図のD1に示すように
大きい。出力Ｏの電圧が電源電圧Vccになると、信号REA
Dが“H"になり、読み出しモードになる（時間t24）。
“L"から“H"になり、書き込み又は消去モードが終了す
る（時間t22）と、点pp/cc電圧は電源電圧Vccになる。
書き込み又は消去モード時に出力の容量に充電された
電荷は、点pp/ccの電圧が低下するにともない出力の
容量と、Q120の電流駆動能力（以下、on抵抗と記す。）
で決まる時定数で電源に放電され、最終的には出力Ｏの
電圧は電源電圧Vccになる。前述したように、Q120のW/L
は小さいので、Q120のon抵抗は大きくなり、出力Ｏの電
圧が低下する時定数は、一般に第２図のD1に示すように
大きい。出力Ｏの電圧が電源電圧Vccになると、信号REA
Dが“H"になり、読み出しモードになる（時間t24）。
以上述べたように、従来例に係るデコーダ回路によれば
デコーダ回路の出力に付加された容量に充電された電荷
が、高いon抵抗を持つIGFETを通して放電されるので、
書き込み又は消去モードから読み出しモードに変化する
タイミングの設定が複雑で、かつ書き込み又は消去モー
ドから読み出しモードへ変化する時間幅を長く設定する
必要がある。従つて高速度で書き込み又は消去−読み出
しサイクルを行なう用途に不適当である。
デコーダ回路の出力に付加された容量に充電された電荷
が、高いon抵抗を持つIGFETを通して放電されるので、
書き込み又は消去モードから読み出しモードに変化する
タイミングの設定が複雑で、かつ書き込み又は消去モー
ドから読み出しモードへ変化する時間幅を長く設定する
必要がある。従つて高速度で書き込み又は消去−読み出
しサイクルを行なう用途に不適当である。
本発明の目的は上記の欠点を除去し、書き込み又は消去
−読み出しサイクルを高速度で行なうことができ、かつ
書き込み又は消去モードから読み出しモードに変化する
タイミングの設定が容易なデコーダ回路を提供すること
にある。
−読み出しサイクルを高速度で行なうことができ、かつ
書き込み又は消去モードから読み出しモードに変化する
タイミングの設定が容易なデコーダ回路を提供すること
にある。
本発明は、複数個のアドレスが入力されるNAND回路と、
前記NAND回路の出力が入力に接続された第１の反転増幅
器と、ドレインが前記第１の反転増幅器の出力に接続さ
れた第１の電界効果型トランジスタと、書き込み又は消
去モード時には第１の電圧が印加され、読み出しモード
時には第２の電圧が印加される第１の節点と、前記第１
の節点と接地の間に挿入され、入力が前記第１の電界効
果型トランジスタのソースに接続された第２の反転増幅
器と、ソースが前記第１の節点に接続され、ゲートが前
記第２の反転増幅器の出力に接続された第２の電界効果
型トランジスタと、前記第１の電界効果型トランジスタ
のソースと前記第２の電界効果型トランジスタのドレイ
ンが接続された第２の節点と、ドレインが前記第２の節
点に，ゲートが書き込み又は消去モードが終了後、一定
期間導通するような信号に，かつソースが接地に接続さ
れた前記第２の電界効果型トランジスタと逆導電型の第
３の電界効果型トランジスタとを有し、前記第２の節点
を出力としたことを特徴とする。
前記NAND回路の出力が入力に接続された第１の反転増幅
器と、ドレインが前記第１の反転増幅器の出力に接続さ
れた第１の電界効果型トランジスタと、書き込み又は消
去モード時には第１の電圧が印加され、読み出しモード
時には第２の電圧が印加される第１の節点と、前記第１
の節点と接地の間に挿入され、入力が前記第１の電界効
果型トランジスタのソースに接続された第２の反転増幅
器と、ソースが前記第１の節点に接続され、ゲートが前
記第２の反転増幅器の出力に接続された第２の電界効果
型トランジスタと、前記第１の電界効果型トランジスタ
のソースと前記第２の電界効果型トランジスタのドレイ
ンが接続された第２の節点と、ドレインが前記第２の節
点に，ゲートが書き込み又は消去モードが終了後、一定
期間導通するような信号に，かつソースが接地に接続さ
れた前記第２の電界効果型トランジスタと逆導電型の第
３の電界効果型トランジスタとを有し、前記第２の節点
を出力としたことを特徴とする。
以下図面を参照して本発明の実施例を説明する。第３図
は本発明の実施例に係るデコーダ回路の回路図である。
第１図の回路図における符号のものは同じものを示して
いる。Q121は、ドレインがデコーダ回路の出力′に，
ゲートが信号DISに，ソースが接地に接続され，基板が
接地に接続されたＮチヤネル型でエンハンスメント型の
IGFETQ121である。信号DISは、通常“L"の電圧状態にあ
るが、書き込み又は消去モードが終了後、一定期間“H"
になるパルスが印加される信号である。
は本発明の実施例に係るデコーダ回路の回路図である。
第１図の回路図における符号のものは同じものを示して
いる。Q121は、ドレインがデコーダ回路の出力′に，
ゲートが信号DISに，ソースが接地に接続され，基板が
接地に接続されたＮチヤネル型でエンハンスメント型の
IGFETQ121である。信号DISは、通常“L"の電圧状態にあ
るが、書き込み又は消去モードが終了後、一定期間“H"
になるパルスが印加される信号である。
次に実施例の動作について説明する。書き込み又は消去
モード時と読み出しモード時の実施例のデコーダ回路の
動作は、信号DISが“L"になり、Q121が非導通になる状
態であるから従来例の場合とまつたく同一であるので、
説明を省略し、書き込み又は消去モードが終了して読み
出しモードになるまでの動作を第３図，第４図を用いて
説明する。
モード時と読み出しモード時の実施例のデコーダ回路の
動作は、信号DISが“L"になり、Q121が非導通になる状
態であるから従来例の場合とまつたく同一であるので、
説明を省略し、書き込み又は消去モードが終了して読み
出しモードになるまでの動作を第３図，第４図を用いて
説明する。
第４図は書き込み又は消去モード時、および書き込み又
は消去モードが終了して読み出しモードに変化した時の
信号▲▼，点pp/cc,デコーダ回路の出力′信号
DIS,信号READの電圧の時間変化を示したものである。▲
▼が“L"から“H"になり、書き込み又は消去モー
ドが終了する（時間t42）と点pp/ccの電圧は従来例と同
様に電源電圧Vccになる。書き込み又は消去モードが終
了すると、信号DISには一定期間“H"になるパルスが印
加される。このため書き込み又は消去モード時に出力
′に付加された容量に充電された電荷は、出力′に
付加された容量とQ121ののon抵抗で決まる時定数で接地
に放電され、出力′の電圧は電源電圧Vccになる。信
号DISの時間幅〔t43−t42〕は、Q121の抵抗onによつて
制御できる。すなわちQ121のon抵抗を小さくすれば時間
幅〔t43−t42〕を短く設定できるし、Q121のon抵抗を大
きくすれば時間幅〔t43−t42〕を長く設定できる。
は消去モードが終了して読み出しモードに変化した時の
信号▲▼，点pp/cc,デコーダ回路の出力′信号
DIS,信号READの電圧の時間変化を示したものである。▲
▼が“L"から“H"になり、書き込み又は消去モー
ドが終了する（時間t42）と点pp/ccの電圧は従来例と同
様に電源電圧Vccになる。書き込み又は消去モードが終
了すると、信号DISには一定期間“H"になるパルスが印
加される。このため書き込み又は消去モード時に出力
′に付加された容量に充電された電荷は、出力′に
付加された容量とQ121ののon抵抗で決まる時定数で接地
に放電され、出力′の電圧は電源電圧Vccになる。信
号DISの時間幅〔t43−t42〕は、Q121の抵抗onによつて
制御できる。すなわちQ121のon抵抗を小さくすれば時間
幅〔t43−t42〕を短く設定できるし、Q121のon抵抗を大
きくすれば時間幅〔t43−t42〕を長く設定できる。
実施例では、時間幅〔t43−t42〕を短く設定するため
に、Q121のW/Lを大きくしon抵抗を十分小さしている。
このため書き込み又は消去モード時に出力′の容量に
充電された電荷が放電されるスピードは、第４図のD2に
示すように従来例に比べて速い。しかもQ121は書き込み
又は消去モードが終了後、一定期間導通するだけである
から、Q121があることによりデコーダ回路の動作特性
が、従来例の場合と変わることはない、そして出力′
の電圧が電源電圧Vccになると信号READが“H"になり、
読み出しモードになる（時間t44）。
に、Q121のW/Lを大きくしon抵抗を十分小さしている。
このため書き込み又は消去モード時に出力′の容量に
充電された電荷が放電されるスピードは、第４図のD2に
示すように従来例に比べて速い。しかもQ121は書き込み
又は消去モードが終了後、一定期間導通するだけである
から、Q121があることによりデコーダ回路の動作特性
が、従来例の場合と変わることはない、そして出力′
の電圧が電源電圧Vccになると信号READが“H"になり、
読み出しモードになる（時間t44）。
なお実施例ではNAND回路が２入力の場合について説明し
たが、入力数に制限はない。またQ117は、ゲートが信号
▲▼に接続されたデイプレツシヨン型のＮチヤネ
ル型IGFETの場合を示したが、ゲートが電源CCに接続さ
れたＮチヤネル型でエンハンスメント型のIGFETの場合
においても本発明を適用できることは勿論である。
たが、入力数に制限はない。またQ117は、ゲートが信号
▲▼に接続されたデイプレツシヨン型のＮチヤネ
ル型IGFETの場合を示したが、ゲートが電源CCに接続さ
れたＮチヤネル型でエンハンスメント型のIGFETの場合
においても本発明を適用できることは勿論である。
以上説明したように本発明によれば、書き込み又は消去
モード時に出力に充電された電荷が十分低いon抵抗のIG
FETにより放電されるので、放電スピードが高速にな
る。従つて書き込み又は消去モードから読み出しモード
に変化するタイミングの設計が容易になる。又高速度で
書き込み又は消去−読み出しサイクルを行なう用途に適
している。
モード時に出力に充電された電荷が十分低いon抵抗のIG
FETにより放電されるので、放電スピードが高速にな
る。従つて書き込み又は消去モードから読み出しモード
に変化するタイミングの設計が容易になる。又高速度で
書き込み又は消去−読み出しサイクルを行なう用途に適
している。
第１図は従来例に係るデコーダ回路の回路図，第２図は
第１図の回路動作を説明するための各部の信号波形図，
第３図は本発明の実施例に係るデコーダ回路の回路図，
第４図は第３図の回路動作を説明するための信号波形図
である。Q111,Q112,Q115,Q118,Q120……Ｐチヤネル型IG
FET、Q113,Q114,Q116,Q119,Q121……Ｎチヤネル型IGFE
T、Q117……Ｎチヤネル・デイプレツシヨン型IGFET
第１図の回路動作を説明するための各部の信号波形図，
第３図は本発明の実施例に係るデコーダ回路の回路図，
第４図は第３図の回路動作を説明するための信号波形図
である。Q111,Q112,Q115,Q118,Q120……Ｐチヤネル型IG
FET、Q113,Q114,Q116,Q119,Q121……Ｎチヤネル型IGFE
T、Q117……Ｎチヤネル・デイプレツシヨン型IGFET
Claims (1)
- 【請求項１】複数個のアドレスが入力されるNAND回路
と、 前記NAND回路の出力が入力に接続された第１の反転増幅
器と、ドレインが前記第１の反転増幅器の出力に接続さ
れた第１の電界効果型トランジスタと、書き込みまたは
消去モード時には第１の電圧が印加され、読み出しモー
ド時には第２の電圧が印加される第１の節点と、前記第
１の節点と接地との間に挿入され、入力が前記第１の電
界効果型トランジスタのソースに接続された第２の反転
増幅器と、ソースが前記第１の節点に接続され、ゲート
が前記第２の反転増幅器の出力に接続された第２の電界
効果型トランジスタと、前記第１の電界効果型トランジ
スタのソースと前記第２の電界効果型トランジスタのド
レインとが接続され、出力となる第２の節点と、ドレイ
ンが前記第２の節点に、ソースが接地にそれぞれ接続さ
れ、ゲートには書き込みまたは消去モード終了直後で読
み出しモード前の一定時間ゲートをオンしそれ以外の期
間ではオフにする信号が入力され、前記第２の電界効果
型トランジスタとは逆導電型であってそのオン抵抗を小
さくした第３の電界効果型トランジスタとを備え、前記
第１の電界効果型トランジスタはゲートに所定の制御信
号を受けて前記書き込みまたは消去モード時に前記第２
の節点から前記第１の反転増幅器への電流を抑制するこ
とを特徴とするデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17107884A JPH0746514B2 (ja) | 1984-08-17 | 1984-08-17 | デコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17107884A JPH0746514B2 (ja) | 1984-08-17 | 1984-08-17 | デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6150289A JPS6150289A (ja) | 1986-03-12 |
| JPH0746514B2 true JPH0746514B2 (ja) | 1995-05-17 |
Family
ID=15916604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17107884A Expired - Lifetime JPH0746514B2 (ja) | 1984-08-17 | 1984-08-17 | デコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746514B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62180400U (ja) * | 1986-05-06 | 1987-11-16 | ||
| JP2582791B2 (ja) * | 1987-07-17 | 1997-02-19 | 沖電気工業株式会社 | 半導体記憶装置のデコ−ダ回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110334A (en) * | 1980-02-05 | 1981-09-01 | Toshiba Corp | Input detection circuit |
| JPS57130294A (en) * | 1981-02-05 | 1982-08-12 | Toshiba Corp | Semiconductor memory |
| JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
| JPS5968895A (ja) * | 1982-10-13 | 1984-04-18 | Hitachi Ltd | センス・アンプ回路 |
| JPS5990292A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | 電圧変換回路 |
-
1984
- 1984-08-17 JP JP17107884A patent/JPH0746514B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6150289A (ja) | 1986-03-12 |
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