JPH0746519B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0746519B2 JPH0746519B2 JP14502785A JP14502785A JPH0746519B2 JP H0746519 B2 JPH0746519 B2 JP H0746519B2 JP 14502785 A JP14502785 A JP 14502785A JP 14502785 A JP14502785 A JP 14502785A JP H0746519 B2 JPH0746519 B2 JP H0746519B2
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000007689 inspection Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に書込みおよび消去が複
数回可能な半導体装置に関する。
数回可能な半導体装置に関する。
従来の書込みおよび消去の複数回可能な半導体装置の一
例を第３図に示す。第３図において、22,23はアドレス
入力、24は列デコーダ、25は行デコーダ、26はデータ入
出力、27は読出書込回路、28は行セレクタ、29はメモリ
セルである。
例を第３図に示す。第３図において、22,23はアドレス
入力、24は列デコーダ、25は行デコーダ、26はデータ入
出力、27は読出書込回路、28は行セレクタ、29はメモリ
セルである。
従来、この種の半導体装置は、デコーダ、セレクタおよ
び読出書込回路等の周辺回路の検査を行う場合、メモリ
セル29への特定のデータの書込み、読出し、消去をくり
返し実施することによって行っていた。
び読出書込回路等の周辺回路の検査を行う場合、メモリ
セル29への特定のデータの書込み、読出し、消去をくり
返し実施することによって行っていた。
〔発明が解決しようとする問題点〕 上述した従来の半導体装置は、データの読出しに比べて
データの書込みおよび消去の時間が著しく長い（数千か
ら数万倍）という特性を有するため周辺回路の検査に長
時間を要するという欠点がある。
データの書込みおよび消去の時間が著しく長い（数千か
ら数万倍）という特性を有するため周辺回路の検査に長
時間を要するという欠点がある。
本発明の目的は、短時間に周辺回路の検査を実施できる
半導体装置を提供することにある。
半導体装置を提供することにある。
本発明の半導体装置は、行・列両方向にアレイ状に配置
された複数の書込みおよび消去が複数回可能なメモリセ
ルと、前記列ごとに共通にそれぞれ接続される前記メモ
リセルをアドレス入力を受けて選択する列デコーダと、
前記行ごとに共通にそれぞれ接続される前記メモリセル
をアドレス入力を受けて選択する行デコーダと、データ
入出力信号を受けて前記メモリセルの読出および書込を
する行セレクタおよび読出書込回路とから構成される半
導体装置において、前記メモリセルの周辺部に配置さ
れ、前記行および前期列の２次元方向に配列され、前記
列デコーダおよび前記行デコーダにより選択される複数
ビットのシフトレジスタを備え、前記読出書込回路から
前記アドレス入力により前記シフトレジスタの選択され
たビットのデータを出力する構成である。
された複数の書込みおよび消去が複数回可能なメモリセ
ルと、前記列ごとに共通にそれぞれ接続される前記メモ
リセルをアドレス入力を受けて選択する列デコーダと、
前記行ごとに共通にそれぞれ接続される前記メモリセル
をアドレス入力を受けて選択する行デコーダと、データ
入出力信号を受けて前記メモリセルの読出および書込を
する行セレクタおよび読出書込回路とから構成される半
導体装置において、前記メモリセルの周辺部に配置さ
れ、前記行および前期列の２次元方向に配列され、前記
列デコーダおよび前記行デコーダにより選択される複数
ビットのシフトレジスタを備え、前記読出書込回路から
前記アドレス入力により前記シフトレジスタの選択され
たビットのデータを出力する構成である。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図において、1,2はアドレス入力、３はシフトレジ
スタ選択入力、４はシフトレジスタ選択回路、５は行デ
コーダ、６はデータ入出力、７はシフトレジスタデータ
出力、８は読出書込回路、９は行セレクタ、10は列デコ
ーダ、11はメモリセル、12はシフトレジスタ、13はシフ
トレジスタデータ入力、14はシフトレジスタシフトクロ
ック入力である。
スタ選択入力、４はシフトレジスタ選択回路、５は行デ
コーダ、６はデータ入出力、７はシフトレジスタデータ
出力、８は読出書込回路、９は行セレクタ、10は列デコ
ーダ、11はメモリセル、12はシフトレジスタ、13はシフ
トレジスタデータ入力、14はシフトレジスタシフトクロ
ック入力である。
第１図において、メモリセル11の周辺回路の検査は次の
ように行う。すなわち、シフトレジスタデータ入力13か
ら特定のデータをシフトレジスタシフトクロック入力14
からのクロック信号を用いてシフトレジスタ12に入力す
る。
ように行う。すなわち、シフトレジスタデータ入力13か
ら特定のデータをシフトレジスタシフトクロック入力14
からのクロック信号を用いてシフトレジスタ12に入力す
る。
その後、アドレス入力1,2からアドレス信号、およびシ
フトレジスタ選択入力３からシフトレジスタ選択信号を
入力し、それらの信号にしたがって行デコーダ５および
列デコーダ10によってシフトレジスタ12の特定のビット
を選択し、選択されたビットの内容をメモリセル11を読
出すときに同様に行セレクタ９、読出書込回路８を用い
て読出し、データ入出力６およびシフトレジスタデータ
出力７から出力することにより行う。
フトレジスタ選択入力３からシフトレジスタ選択信号を
入力し、それらの信号にしたがって行デコーダ５および
列デコーダ10によってシフトレジスタ12の特定のビット
を選択し、選択されたビットの内容をメモリセル11を読
出すときに同様に行セレクタ９、読出書込回路８を用い
て読出し、データ入出力６およびシフトレジスタデータ
出力７から出力することにより行う。
次に、第２図は第１図に示すシフトレジスタの１ビット
の回路図である。
の回路図である。
第２図において、15は列デコーダ出力又はシフトレジス
タ選択回路出力、16はスイッチトランジスタ、17はシフ
トクロック入力、18はシフトデータ出力、19はマスター
スレーブフリップフロップ、20はシフトデータ入力、21
はビットデータ線である。
タ選択回路出力、16はスイッチトランジスタ、17はシフ
トクロック入力、18はシフトデータ出力、19はマスター
スレーブフリップフロップ、20はシフトデータ入力、21
はビットデータ線である。
マスタースレーブフリップフロップ19にシフトクロック
入力17からクロック信号を供給しシフトデータ入力20か
らデータを入力して、データを格納する。
入力17からクロック信号を供給しシフトデータ入力20か
らデータを入力して、データを格納する。
シフトデータ出力18はスイッチトランジスタ16を介して
ビットデータ線21に接続している。シフトデータ出力18
からの出力データをビットデータ線に出力するには、列
デコーダ出力又はシフトレジスタ選択回路出力15から高
電位（約2.5V以上）を印加してスイッチトランジスタ16
を導通状態にすればよい。
ビットデータ線21に接続している。シフトデータ出力18
からの出力データをビットデータ線に出力するには、列
デコーダ出力又はシフトレジスタ選択回路出力15から高
電位（約2.5V以上）を印加してスイッチトランジスタ16
を導通状態にすればよい。
以上説明したように本発明の半導体装置は、シフトレジ
スタを追加して、メモリセルへの特定データの書込みお
よび読出しを行う代りに、シフトレジスタに書込んだ特
定データをメモリセルの周辺回路を用いて読出すことに
より、メモリセルの周辺回路の検査を極めて短時間に実
施できるという効果がある。
スタを追加して、メモリセルへの特定データの書込みお
よび読出しを行う代りに、シフトレジスタに書込んだ特
定データをメモリセルの周辺回路を用いて読出すことに
より、メモリセルの周辺回路の検査を極めて短時間に実
施できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示すシフトレジスタの１ビットの回路図、第３図は
従来の半導体装置の一例を示すブロック図である。 1,2……アドレス入力、３……シフトレジスタ選択入
力、４……シフトレジスタ選択回路、５……行デコー
ダ、６……データ入出力、７……シフトレジスタデータ
入力、８……読出書込回路、９……行セレクタ、10……
列デコーダ、11……メモリセル、12……シフトレジス
タ、13……シフトレジスタデータ入力、14……シフトレ
ジスタシフトクロック入力、15……列デコーダ出力又は
シフトレジスタ選択回路出力、16……スイッチトランジ
スタ、17……シフトクロック入力、18……シフトデータ
出力、19……マスタースレーブフリップフロップ、20…
…シフトデータ入力、21……ビットデータ線、22,23…
…アドレス入力、24……列デコーダ、25……行デコー
ダ、26……データ入出力、27……読出書込回路、28……
行セレクタ、29……メモリセル。
図に示すシフトレジスタの１ビットの回路図、第３図は
従来の半導体装置の一例を示すブロック図である。 1,2……アドレス入力、３……シフトレジスタ選択入
力、４……シフトレジスタ選択回路、５……行デコー
ダ、６……データ入出力、７……シフトレジスタデータ
入力、８……読出書込回路、９……行セレクタ、10……
列デコーダ、11……メモリセル、12……シフトレジス
タ、13……シフトレジスタデータ入力、14……シフトレ
ジスタシフトクロック入力、15……列デコーダ出力又は
シフトレジスタ選択回路出力、16……スイッチトランジ
スタ、17……シフトクロック入力、18……シフトデータ
出力、19……マスタースレーブフリップフロップ、20…
…シフトデータ入力、21……ビットデータ線、22,23…
…アドレス入力、24……列デコーダ、25……行デコー
ダ、26……データ入出力、27……読出書込回路、28……
行セレクタ、29……メモリセル。
Claims (1)
- 【請求項１】行・列両方向にアレイ状に配置された複数
の書込みおよび消去が複数回可能なメモリセルと、前記
列ごとに共通にそれぞれ接続される前記メモリセルをア
ドレス入力を受けて選択する列デコーダと、前記行ごと
に共通にそれぞれ接続される前記メモリセルをアドレス
入力を受けて選択する行デコーダと、データ入出力信号
を受けて前記メモリセルの読出および書込をする行セレ
クタおよび読出書込回路とから構成される半導体装置に
おいて、前記メモリセルの周辺部に配置され、前記行お
よび前記列の２次元方向に配列され、前記列デコーダお
よび前記行デコーダにより選択される複数ビットのシフ
トレジスタを備え、前記読出書込回路から前記アドレス
入力により前記シフトレジスタの選択されたビットのデ
ータを出力することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14502785A JPH0746519B2 (ja) | 1985-07-01 | 1985-07-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14502785A JPH0746519B2 (ja) | 1985-07-01 | 1985-07-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS626500A JPS626500A (ja) | 1987-01-13 |
| JPH0746519B2 true JPH0746519B2 (ja) | 1995-05-17 |
Family
ID=15375725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14502785A Expired - Lifetime JPH0746519B2 (ja) | 1985-07-01 | 1985-07-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746519B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2793184B2 (ja) * | 1987-07-27 | 1998-09-03 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| JP5003106B2 (ja) * | 2006-11-06 | 2012-08-15 | セイコーエプソン株式会社 | 記憶回路の検査方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127996A (en) * | 1981-01-27 | 1982-08-09 | Mitsubishi Electric Corp | Check input data set circuit for shift register constituted logical circuit function testing device |
| JPS5914883A (ja) * | 1982-07-14 | 1984-01-25 | シャープ株式会社 | 自動洗濯機 |
| JPS5914838A (ja) * | 1982-07-16 | 1984-01-25 | オリンパス光学工業株式会社 | 光源装置 |
-
1985
- 1985-07-01 JP JP14502785A patent/JPH0746519B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS626500A (ja) | 1987-01-13 |
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