JPS5868284A - 集積記憶回路 - Google Patents
集積記憶回路Info
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- JPS5868284A JPS5868284A JP56166601A JP16660181A JPS5868284A JP S5868284 A JPS5868284 A JP S5868284A JP 56166601 A JP56166601 A JP 56166601A JP 16660181 A JP16660181 A JP 16660181A JP S5868284 A JPS5868284 A JP S5868284A
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- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積記憶回路に関し、さらに詳細には情報処理
装置や画像端末に有用な高速度の順次読出しあるいは順
次書込みが可能な集積記憶回路に関する。
装置や画像端末に有用な高速度の順次読出しあるいは順
次書込みが可能な集積記憶回路に関する。
従来の集積記憶回路としては、いわゆるランダムアクセ
ス形が知られている。第１図に従来のランダムアクセス
形の集積記憶回路を示す。第１図において、ＭＡはメモ
リアレイであり、互に直交している複数のワード線ＷＬ
と複数のピット線ＢＬの交点にメモリセルＭＣが配置さ
れている。Ｒ■）はロウデコーダで、複数のワード線Ｗ
Ｌのうちの１本を選択する。ＭＵＸはマルチプレクサで
あり、複数のビット線ＢＬのうちの１本をデータバス線
ＤＢに接続する。Ｃ’Ｄはコラムデコーダで、マルチプ
レクサＭＵＸにおいてデータバス線ＤＢと接続を行なう
べきビット線ＢＬを選択する。
ス形が知られている。第１図に従来のランダムアクセス
形の集積記憶回路を示す。第１図において、ＭＡはメモ
リアレイであり、互に直交している複数のワード線ＷＬ
と複数のピット線ＢＬの交点にメモリセルＭＣが配置さ
れている。Ｒ■）はロウデコーダで、複数のワード線Ｗ
Ｌのうちの１本を選択する。ＭＵＸはマルチプレクサで
あり、複数のビット線ＢＬのうちの１本をデータバス線
ＤＢに接続する。Ｃ’Ｄはコラムデコーダで、マルチプ
レクサＭＵＸにおいてデータバス線ＤＢと接続を行なう
べきビット線ＢＬを選択する。
外部から与えられるアドレス信号はロウデコーダＲＤお
よびコラムデコーダＣＤに供給される。
よびコラムデコーダＣＤに供給される。
ロウデコーダＲ，Ｄに供給されるアドレス信号は複数の
ワード線ＷＬのうちの１本を選択するために使用され、
選択されたワード線ＷＬに接続された各メモリセルＭＣ
はそれぞれのビット線ＢＬヘデータを転送するか（読出
し）、またはビット線ＢＩ・からデータを転送される状
態（書込み）となる。
ワード線ＷＬのうちの１本を選択するために使用され、
選択されたワード線ＷＬに接続された各メモリセルＭＣ
はそれぞれのビット線ＢＬヘデータを転送するか（読出
し）、またはビット線ＢＩ・からデータを転送される状
態（書込み）となる。
コラムデコーダＣＤに供給されるアドレス信号は複数の
ビット線ＢＬのうちの１本をデータバス線Ｄ Ｂ （−
電気的に接続するために使用される。こうしてアドレス
信号は全体としてメモリアレイＭＡのなかの１つのメモ
リセルＭＣを指定し、このメモリセルとデータバス線Ｄ
Ｂの間をデータ転送可能な状態とする。
ビット線ＢＬのうちの１本をデータバス線Ｄ Ｂ （−
電気的に接続するために使用される。こうしてアドレス
信号は全体としてメモリアレイＭＡのなかの１つのメモ
リセルＭＣを指定し、このメモリセルとデータバス線Ｄ
Ｂの間をデータ転送可能な状態とする。
このように従来の集積記憶回路によると、任意のメモリ
セルに対して情報の読出しや書込みができるが、１つの
情報を読み書きする毎にアドレス信号の入力と解読を伴
ない、従って、読出し時間や書込み時間を短かく゛でき
ない欠点がある。
セルに対して情報の読出しや書込みができるが、１つの
情報を読み書きする毎にアドレス信号の入力と解読を伴
ない、従って、読出し時間や書込み時間を短かく゛でき
ない欠点がある。
本発明の目的は情報の入出力を高速；−行なうことので
きる集積記憶回路を提供することにある。
きる集積記憶回路を提供することにある。
しかして、本発明は多くの情報処理装置等では情報の入
出力が予め決まった順序であることに着目し、複数のワ
ード線およびビット線をｊ軟水選択する手段を設け、メ
モリセルを予め定めた順序で外部と接続することを特徴
とするものである。
出力が予め決まった順序であることに着目し、複数のワ
ード線およびビット線をｊ軟水選択する手段を設け、メ
モリセルを予め定めた順序で外部と接続することを特徴
とするものである。
以下、本発明の内容を図面を参照して詳細に説明する。
第２図は本発明の第１の実施例を示す。第２図において
、メモリアレイＭＡは第１図の集積記憶回路と同様に、
互（二直交するワード線ＷＬとビット線ＢＬの交点にメ
モリセルＭＣが配置されている。ＳＰ、 、 ８Ｐ２は
順次指定回路であり、ＭＵＸはマルチプレクサ回路であ
る。ここで、ワード線ＷＬの数をＮ、ビット線の数をＭ
とし、メモリアレイＭへにＭＮ個のメモリセルＭＣが設
けられているとする。
、メモリアレイＭＡは第１図の集積記憶回路と同様に、
互（二直交するワード線ＷＬとビット線ＢＬの交点にメ
モリセルＭＣが配置されている。ＳＰ、 、 ８Ｐ２は
順次指定回路であり、ＭＵＸはマルチプレクサ回路であ
る。ここで、ワード線ＷＬの数をＮ、ビット線の数をＭ
とし、メモリアレイＭへにＭＮ個のメモリセルＭＣが設
けられているとする。
順次指定回路ＳＰ１はＮ個の出力端子ＴＯ１１，ＴＯ］
２・・・・・・ＴＯＩＮと１個のクロック入力端子Ｔ１
１を、具備しており、出力端子’ｒｏ１１〜ＴＯＩＮは
各々ワード線Ｗ Ｌ Ｅ接続されており、クロック入力
端子Ｔ１１に与えられるクロック信号φ１に同期して各
々のワード線ＷＬを順次選択する。順次指定回路ＳＰ２
はビット線ＢＬより１個多いＭ＋１個の出力端子’ｔ”
０２１ 、 ’ｒｏ２２・・・・・・ＴＯ２（Ｍ＋−１
）と１個のクロック入力端子Ｔ■２を具備しており、該
出力端子のうち第１の出力端子Ｔ０２１はＳＰｌの入力
端子Ｔ１１に接続され、クロック信号φ１はＳＰ２の第
１の出力端子ＴＯ２１から出力されるように構成されて
いる。また第２．第３．・・・・・・第Ｍ＋１のＭ個の
出力端子Ｔ０２２．ＴＯ２３・・・・・・ＴＯ２ＣＭ＋
１）はマルチプレクサ回路ＭＵＸに接続されている。マ
ルチプレクサ回路ＭＵＸでは順次指定回路ＳＰ２よりの
Ｍ個の信号がそれぞれビット線ＢＬに１対１に対応され
′Ｃおり、順次指定回路ＳＰ２の第２〜第Ｍ＋１の出力
端子よりの信号により、Ｍ個のビット線ＢＬのうち１個
がデータバス線ＤＢに電気的に接続される。
２・・・・・・ＴＯＩＮと１個のクロック入力端子Ｔ１
１を、具備しており、出力端子’ｒｏ１１〜ＴＯＩＮは
各々ワード線Ｗ Ｌ Ｅ接続されており、クロック入力
端子Ｔ１１に与えられるクロック信号φ１に同期して各
々のワード線ＷＬを順次選択する。順次指定回路ＳＰ２
はビット線ＢＬより１個多いＭ＋１個の出力端子’ｔ”
０２１ 、 ’ｒｏ２２・・・・・・ＴＯ２（Ｍ＋−１
）と１個のクロック入力端子Ｔ■２を具備しており、該
出力端子のうち第１の出力端子Ｔ０２１はＳＰｌの入力
端子Ｔ１１に接続され、クロック信号φ１はＳＰ２の第
１の出力端子ＴＯ２１から出力されるように構成されて
いる。また第２．第３．・・・・・・第Ｍ＋１のＭ個の
出力端子Ｔ０２２．ＴＯ２３・・・・・・ＴＯ２ＣＭ＋
１）はマルチプレクサ回路ＭＵＸに接続されている。マ
ルチプレクサ回路ＭＵＸでは順次指定回路ＳＰ２よりの
Ｍ個の信号がそれぞれビット線ＢＬに１対１に対応され
′Ｃおり、順次指定回路ＳＰ２の第２〜第Ｍ＋１の出力
端子よりの信号により、Ｍ個のビット線ＢＬのうち１個
がデータバス線ＤＢに電気的に接続される。
次に取扱う電気信号を２値論理ｒｌＪ、ｒＯＪに対応さ
せて第２図の動作を説明する。順次指定回路ｓｐ１の出
力端子ＴＣｈｉ（ｉ＝１〜Ｎ）の出力信号が「１」のと
き、その端子に接続されるワード線ＷＬが選択されると
する。また、順次指定回路ＳＰ２の出力端子ＴＯｚｊ
（Ｊ ＝ １〜Ｍ＋１）の出力信号が「１」のとき、こ
の端子（二対応するビット線ＢＬがデータバス線ＤＢと
電気的に接続されるとする。
せて第２図の動作を説明する。順次指定回路ｓｐ１の出
力端子ＴＣｈｉ（ｉ＝１〜Ｎ）の出力信号が「１」のと
き、その端子に接続されるワード線ＷＬが選択されると
する。また、順次指定回路ＳＰ２の出力端子ＴＯｚｊ
（Ｊ ＝ １〜Ｍ＋１）の出力信号が「１」のとき、こ
の端子（二対応するビット線ＢＬがデータバス線ＤＢと
電気的に接続されるとする。
第３図は第２図を説明するタイムチャートである０第°
３図において、Ｔ１１＋Ｔ１．２・・・ＴＩＭ、Ｔｌ（
Ｍ＋］）、Ｔ２１＋Ｔ２２・・・・・・Ｔ２Ｍ＋Ｔ２（
Ｍ＋１）・・・・・・はそれぞれ動作の期間であり、’
Ｉ’ｌｌにおいてはφ１が「１」となり、順次指定回路
ＳＰ１の出力端子ＴＯ１１が「１」となって、Ｎ個のう
ちのＴＯｌ】に対応する１個のワード線（第１のワード
線と呼ぶ）が「１」となり、第１のワード線に接続され
たすべ°Ｃのメモリセルに記憶されたデータが各々該メ
モリセル（二接線されたビット線に取り出される。Ｔｌ
ｌに続＜Ｔ１２においてφ１は「０」となるが、第１の
ワード線は依然として「１」に保たれるようにされてお
り、該期間においては順次指定回路ＳＰ２の第２の出力
端子ＴＯ２２に対応するビット線がデータバス卿ＤＢと
電気的に接続される。Ｔ１２に続くＴ１３においてはＴ
”＋２と同様、第１のワード線は「１」であり、ＳＦ３
の次の第３の出力端子’ｔ”０２３に対応するビット線
がデータバス線ＤＢと電気的に接続される。
３図において、Ｔ１１＋Ｔ１．２・・・ＴＩＭ、Ｔｌ（
Ｍ＋］）、Ｔ２１＋Ｔ２２・・・・・・Ｔ２Ｍ＋Ｔ２（
Ｍ＋１）・・・・・・はそれぞれ動作の期間であり、’
Ｉ’ｌｌにおいてはφ１が「１」となり、順次指定回路
ＳＰ１の出力端子ＴＯ１１が「１」となって、Ｎ個のう
ちのＴＯｌ】に対応する１個のワード線（第１のワード
線と呼ぶ）が「１」となり、第１のワード線に接続され
たすべ°Ｃのメモリセルに記憶されたデータが各々該メ
モリセル（二接線されたビット線に取り出される。Ｔｌ
ｌに続＜Ｔ１２においてφ１は「０」となるが、第１の
ワード線は依然として「１」に保たれるようにされてお
り、該期間においては順次指定回路ＳＰ２の第２の出力
端子ＴＯ２２に対応するビット線がデータバス卿ＤＢと
電気的に接続される。Ｔ１２に続くＴ１３においてはＴ
”＋２と同様、第１のワード線は「１」であり、ＳＦ３
の次の第３の出力端子’ｔ”０２３に対応するビット線
がデータバス線ＤＢと電気的に接続される。
以下Ｔ１４ ＋ ’ｒｉｓ Ｉ・・・・・・Ｔ１（Ｍ＋
１）の各期間において、各々のビット線が順次データバ
ス線ＤＢに電気的に接続される。ＴＩ（Ｍ＋１）に続＜
Ｔ２１においてはφ１が再び「１」となり、順次指定回
路ＳＰ１のＴｏｌｌはｒｏＪ、ＴＯｌ２は「１」となる
ため、第１のワード線は［Ｏｌ、ＴＯｌｚ、、に対応す
る第２のワード線が「１」となり、第２のワード線に接
続されたすべてのメモリセルに記憶されたデータが各々
該メモリセルの接続されたピットｍに取り出される。
１）の各期間において、各々のビット線が順次データバ
ス線ＤＢに電気的に接続される。ＴＩ（Ｍ＋１）に続＜
Ｔ２１においてはφ１が再び「１」となり、順次指定回
路ＳＰ１のＴｏｌｌはｒｏＪ、ＴＯｌ２は「１」となる
ため、第１のワード線は［Ｏｌ、ＴＯｌｚ、、に対応す
る第２のワード線が「１」となり、第２のワード線に接
続されたすべてのメモリセルに記憶されたデータが各々
該メモリセルの接続されたピットｍに取り出される。
Ｔ２１に続＜Ｔ２２ ＊ Ｔ２３＋・・・・・・Ｔ２（
Ｍ＋１）において、それぞれのビット線が順次データバ
ス線ＤＢと電気的に接続される。データバス線ＤＢの信
号は集積記憶回路の外部と入出力可能なように構成され
ている。
Ｍ＋１）において、それぞれのビット線が順次データバ
ス線ＤＢと電気的に接続される。データバス線ＤＢの信
号は集積記憶回路の外部と入出力可能なように構成され
ている。
このように、メモリアレイＭＡの行と列を順次に選択す
る機構を有することによって、すべてのメモリセルを順
次選択することができ、メモリセル指定のための外部信
号の入力や解読の時間が不必要であり、短時間にデータ
の入出力が可能になる。
る機構を有することによって、すべてのメモリセルを順
次選択することができ、メモリセル指定のための外部信
号の入力や解読の時間が不必要であり、短時間にデータ
の入出力が可能になる。
第２図に示す実施例は、同一ワード線に接続されるメモ
リセルをすべて選択した後、次のワード線に接続される
メモリセルに処理を移す構成となっているが、メモリセ
ルがダイナミック形である場合には、そのリフレッシュ
時間間隔とクロック信号φ２の関係により、同一ワード
線に接続されるメモリセルＭ個のうちＴ個（ＬはＭａｔ
下の整数）だけの処理（データバス線と該メモリセルの
接続されるビット線の電気的接続）を行ない、次に上記
ワード線が再び選択された時（二上記メモリセルＭ個の
うち前回処理されないＭ−一個のなかの一個を処理する
ようにし、Ｌ回のワード線選択の後に該ワード線につな
がるすべてのメモリセルを処理するようにすれば、リフ
レッシュ時間間隔を適正にすることができる。
リセルをすべて選択した後、次のワード線に接続される
メモリセルに処理を移す構成となっているが、メモリセ
ルがダイナミック形である場合には、そのリフレッシュ
時間間隔とクロック信号φ２の関係により、同一ワード
線に接続されるメモリセルＭ個のうちＴ個（ＬはＭａｔ
下の整数）だけの処理（データバス線と該メモリセルの
接続されるビット線の電気的接続）を行ない、次に上記
ワード線が再び選択された時（二上記メモリセルＭ個の
うち前回処理されないＭ−一個のなかの一個を処理する
ようにし、Ｌ回のワード線選択の後に該ワード線につな
がるすべてのメモリセルを処理するようにすれば、リフ
レッシュ時間間隔を適正にすることができる。
また第２図に示す実施例では、すべてのビット線がＭＵ
Ｘに接線されていたが、メモリセルとして１１ランンス
タ形を用いた場合などには、２つのビット線を組とし、
同−組に属するビット線をセンス回路で結合し、ＭＵＸ
には該２本のビット線のうち１本を接続するようにして
もよい。
Ｘに接線されていたが、メモリセルとして１１ランンス
タ形を用いた場合などには、２つのビット線を組とし、
同−組に属するビット線をセンス回路で結合し、ＭＵＸ
には該２本のビット線のうち１本を接続するようにして
もよい。
上記第２図の実施例においては、期間Ｔ］１ｒＴ２１＋
・・・・・・ＴＮｌのように、どのビット線もデータバ
ス線に電気的に接続されない期間が生じてしまう欠点が
ある。第４図はこの欠点を除去した第２の実施例である
。第４図の実施例はＭを偶数として説明するにＮ個のワ
ード線とＴ個のビット線の交点にメモリセルを配置して
形成された２つのメモリセルアレイＭＡ１、ＭＡ２と、
第２図の実施例のＳＰ１と全く同じように入力端子より
入力されるクロック信号に同期してＮ個の出力端子にそ
れぞれ接続されたＮ個のワード線を順次選択するよう構
成された２つの順次指定回路５Ｐ１１，５Ｐ１２と、Ｍ
本のビット線のうち１本をデータバス線ＤＢと電気的に
接続するためのマルチプレクサ回路ＭｔＪＸと、Ｍ本の
ビット線のうちデータバス線ＤＢと電気的接続をすべき
ビット線ＢＬを順次に指定する順次指定回路ＳＰ′２と
により構成されている。順次指定回路８ ｐＨ，Ｓ Ｐ
、２はそれぞれＮ個の出力端子ＴＯＩＩＩＩＴ０１１２
＋ ””” ＴＯＩＩＮ ｒ ＴＯｌ２１ ＋ ＴＯ
ｌ２２ ＋ ””” ＴＯｌ ２Ｎ及びそれぞれ１個の
入力端子ＴＩ］１．Ｔ■１２を有し、順次指定回路ＳＰ
】１の出力端子ＴＯ１１１＋・・・・・・ＴＯＩＩＮは
メモリアレイＭＡ１のＮ個のワード、ＩＷＬに、順次指
定回路５Ｐ１２の出力端子ＴＯ＋２１・ＴＯ１２２パ°
°°°゛Ｔ０１２ＮはメモリアレイＭＮ２のＮ個のワー
ド（４ｗＬにそれぞれ接続されＣいる。順次指定回路Ｓ
Ｐ′２はＭ個の出力端子ＴＯ’２．１ ＋ ＴＯ’２．
２ ＋・・・・・・ＴＯ’２！、 Ｍ及び入力端子ＴＩ
′２を有し、ＴＯ′２，１．ＴＯ′２，２・・・・・・
ＴＯ２，Ｍ’ はマルチプレクサ回路ＭＵＸに接続さ
れており、Ｍ／２個の出力端子ＴＯ＋ＴＯ２，２、・・
・Ｔｏ２．Ｍより出力される信号はＭｎ２の７本のピッ
ト線と１対１に対応しており、他のτ個の出力端子ＴＯ
２、Ｍ／２＋１．・・・Ｔｏ２．Ｍより出力される信号
はへＩＮｌのτ本のビットｍと１対１に対応している。
・・・・・・ＴＮｌのように、どのビット線もデータバ
ス線に電気的に接続されない期間が生じてしまう欠点が
ある。第４図はこの欠点を除去した第２の実施例である
。第４図の実施例はＭを偶数として説明するにＮ個のワ
ード線とＴ個のビット線の交点にメモリセルを配置して
形成された２つのメモリセルアレイＭＡ１、ＭＡ２と、
第２図の実施例のＳＰ１と全く同じように入力端子より
入力されるクロック信号に同期してＮ個の出力端子にそ
れぞれ接続されたＮ個のワード線を順次選択するよう構
成された２つの順次指定回路５Ｐ１１，５Ｐ１２と、Ｍ
本のビット線のうち１本をデータバス線ＤＢと電気的に
接続するためのマルチプレクサ回路ＭｔＪＸと、Ｍ本の
ビット線のうちデータバス線ＤＢと電気的接続をすべき
ビット線ＢＬを順次に指定する順次指定回路ＳＰ′２と
により構成されている。順次指定回路８ ｐＨ，Ｓ Ｐ
、２はそれぞれＮ個の出力端子ＴＯＩＩＩＩＴ０１１２
＋ ””” ＴＯＩＩＮ ｒ ＴＯｌ２１ ＋ ＴＯ
ｌ２２ ＋ ””” ＴＯｌ ２Ｎ及びそれぞれ１個の
入力端子ＴＩ］１．Ｔ■１２を有し、順次指定回路ＳＰ
】１の出力端子ＴＯ１１１＋・・・・・・ＴＯＩＩＮは
メモリアレイＭＡ１のＮ個のワード、ＩＷＬに、順次指
定回路５Ｐ１２の出力端子ＴＯ＋２１・ＴＯ１２２パ°
°°°゛Ｔ０１２ＮはメモリアレイＭＮ２のＮ個のワー
ド（４ｗＬにそれぞれ接続されＣいる。順次指定回路Ｓ
Ｐ′２はＭ個の出力端子ＴＯ’２．１ ＋ ＴＯ’２．
２ ＋・・・・・・ＴＯ’２！、 Ｍ及び入力端子ＴＩ
′２を有し、ＴＯ′２，１．ＴＯ′２，２・・・・・・
ＴＯ２，Ｍ’ はマルチプレクサ回路ＭＵＸに接続さ
れており、Ｍ／２個の出力端子ＴＯ＋ＴＯ２，２、・・
・Ｔｏ２．Ｍより出力される信号はＭｎ２の７本のピッ
ト線と１対１に対応しており、他のτ個の出力端子ＴＯ
２、Ｍ／２＋１．・・・Ｔｏ２．Ｍより出力される信号
はへＩＮｌのτ本のビットｍと１対１に対応している。
ＳＰ′２の出力端子のうち１つが論理値「１」となれば
それに対応するビット線ＢＬがデータバス線ＤＢに電気
的に接続されるように構成されており、ＴＯ’２．１は
マルチプレクサ回路ＭＵ父と同時にｓｐ、ｌの入力端子
ＴＩＩＩに、ＴＯ’２、Ｍ／２＋１はＭＵＸと同時にＳ
Ｐ＋２の入力端子Ｔ１１２にそれぞれ接続されている。
それに対応するビット線ＢＬがデータバス線ＤＢに電気
的に接続されるように構成されており、ＴＯ’２．１は
マルチプレクサ回路ＭＵ父と同時にｓｐ、ｌの入力端子
ＴＩＩＩに、ＴＯ’２、Ｍ／２＋１はＭＵＸと同時にＳ
Ｐ＋２の入力端子Ｔ１１２にそれぞれ接続されている。
順次指定回路５Ｐ１１の入力端子Ｔｌ１１に入力される
信号をφ１１、順次指定回路５Ｐ１２の入力端子Ｔ１１
２に入力される信号をφ１２とし、５Ｐ１１，５Ｐ１ｚ
、Ｓｙ２の入力端子、出力端子の信号の変化を第５図に
示す。クロック信号φ２によつて区切られる期間をＴＮ
、 １においてはすでにＴ ｏ１２Ｎが「１」であり、
メモリアレイＭＡ２の第Ｎのワード線が選択状態（＝あ
り、ＴＯ゛２，１も「１」であり、メモリアレイ１〜４
Ａ２の ｏ’、１に対応するビット線（第１のビット線
）とデータバス、ＩＩＤＢが電気的に接続された状態に
され、ＭＡ２の第Ｎのワード線と第１のビット線の交点
にあるメモリセルはデータバス線ＤＢを通じて読み書き
できる状態になると同時に、ＴＯ′２，１の信号はφ１
１としてＴＩＩＩにも入力されており、５Ｐ１１のＴｏ
ｌｌｌが「１」となり、Ｔｏｌｌ】に接続されているメ
モリアレイＭへ１の第１のワード線が選択状態となる。
信号をφ１１、順次指定回路５Ｐ１２の入力端子Ｔ１１
２に入力される信号をφ１２とし、５Ｐ１１，５Ｐ１ｚ
、Ｓｙ２の入力端子、出力端子の信号の変化を第５図に
示す。クロック信号φ２によつて区切られる期間をＴＮ
、 １においてはすでにＴ ｏ１２Ｎが「１」であり、
メモリアレイＭＡ２の第Ｎのワード線が選択状態（＝あ
り、ＴＯ゛２，１も「１」であり、メモリアレイ１〜４
Ａ２の ｏ’、１に対応するビット線（第１のビット線
）とデータバス、ＩＩＤＢが電気的に接続された状態に
され、ＭＡ２の第Ｎのワード線と第１のビット線の交点
にあるメモリセルはデータバス線ＤＢを通じて読み書き
できる状態になると同時に、ＴＯ′２，１の信号はφ１
１としてＴＩＩＩにも入力されており、５Ｐ１１のＴｏ
ｌｌｌが「１」となり、Ｔｏｌｌ】に接続されているメ
モリアレイＭへ１の第１のワード線が選択状態となる。
ＴＮ、１に続くＴ’Ｎ、２においてはＴＯ′２．２ ＋
ＴＯ１１１，ＴＯ１２Ｎが「１」であり、データパス線
ＤＢと電気的に接続されるメモリセルはＭＡ２の第Ｎの
ワード線とＴＯ’２．２に対応するビット線の交点のメ
モリセルである。このようにＴＮ、１からＴＮ，Ｍ／２
まではＭＡ２の第Ｎのワード線に接続されているメモリ
セルが順次データバス線ＤＢに電気的に接続されてゆき
、それと同時にＭへ１の第１のワード線が選択状態にさ
れる。Ｔ′Ｎ、４＋１においてはＭＡ、のＴＯ’２、４
＋１に対応するビット線がデータパス線ＤＢと電気的に
接続され、ＭＡｌの第１のワード線が選択されているの
で、該ＴＯ′２．子＋１に対応するビット線と第１のワ
ード線の交点にあるメモリセルがデータバス線ＤＢと電
気的に接続される。この時、ＴＯ’２．誓＋１の信号は
φ１２とし−ＣＴ１１２にも入力されているので、ＴＯ
１２Ｎの信号が「０」となり、Ｔ Ｏ］ ２１の信号が
「１」となり、ＭＮ２の第Ｎのワード線が非選択、第１
のワード線が選択状態となる。
ＴＯ１１１，ＴＯ１２Ｎが「１」であり、データパス線
ＤＢと電気的に接続されるメモリセルはＭＡ２の第Ｎの
ワード線とＴＯ’２．２に対応するビット線の交点のメ
モリセルである。このようにＴＮ、１からＴＮ，Ｍ／２
まではＭＡ２の第Ｎのワード線に接続されているメモリ
セルが順次データバス線ＤＢに電気的に接続されてゆき
、それと同時にＭへ１の第１のワード線が選択状態にさ
れる。Ｔ′Ｎ、４＋１においてはＭＡ、のＴＯ’２、４
＋１に対応するビット線がデータパス線ＤＢと電気的に
接続され、ＭＡｌの第１のワード線が選択されているの
で、該ＴＯ′２．子＋１に対応するビット線と第１のワ
ード線の交点にあるメモリセルがデータバス線ＤＢと電
気的に接続される。この時、ＴＯ’２．誓＋１の信号は
φ１２とし−ＣＴ１１２にも入力されているので、ＴＯ
１２Ｎの信号が「０」となり、Ｔ Ｏ］ ２１の信号が
「１」となり、ＭＮ２の第Ｎのワード線が非選択、第１
のワード線が選択状態となる。
以上説明したように、この第４図の実施例においては、
ワード線の選択を他のメモリアレイのデータの順次読出
し書込み動作中に行なうことができるので、データバス
線ＤＢは常にどこかのメモリセルに電気的に接続されて
いる。メモリセルに１トランジスタ形を使った場合、メ
モリアレイＭＡ、、ＭＡ２にセンス増幅回路を具備する
必要があるが、この場合には該センス増幅回路の動作も
他のメモリアレイのデータの順次読出し、書込み動作中
に行なうことができるので、本構成は特（二有効である
。
ワード線の選択を他のメモリアレイのデータの順次読出
し書込み動作中に行なうことができるので、データバス
線ＤＢは常にどこかのメモリセルに電気的に接続されて
いる。メモリセルに１トランジスタ形を使った場合、メ
モリアレイＭＡ、、ＭＡ２にセンス増幅回路を具備する
必要があるが、この場合には該センス増幅回路の動作も
他のメモリアレイのデータの順次読出し、書込み動作中
に行なうことができるので、本構成は特（二有効である
。
十記第４図の実施例は２つのメモリアレイＭＡＩ。
ＭＮ２を具備している例であるが、３個以上のメモリア
レイでも同様の効果が期待できる。
レイでも同様の効果が期待できる。
第６図は本発明の第３の実施例の構成を示したものであ
り、第４図の第２の実施例に第２のマルチプレクサ回路
ＭＵＸ’を付加した構成例である。
り、第４図の第２の実施例に第２のマルチプレクサ回路
ＭＵＸ’を付加した構成例である。
Ｍ Ｕ Ｘ’はメモリアレイＩ’ｔ４Ａ１及びＭへ２の
ビットｍＢＬのうちの１本を第２のデータ・くス線Ｄ
Ｂ’に電気的に接続することができる構成となっており
、第２のデータバス線Ｄ Ｂ’に接続すべきビット線は
順次指定回路ＳＰ’２の出力信号で決定される。マルチ
プレクサ回路Ｍ Ｕ Ｘ’はＭＵＸと全く同じ構成であ
るが、ＳＰ′２の出力信号の入力が異なり、ＭＵＸにお
いてはＴＯ’２．１、ＴＯ’２．２、・・・ＴＯ’２Ｍ
／２からの信号がＭＡ２の第１．第２．・・・・・・第
一のビット線にそれぞれ対応させて入力され、ＴＯ’２
．４＋ｔ ＋ ＴＯ’２． ＋２ 。
ビットｍＢＬのうちの１本を第２のデータ・くス線Ｄ
Ｂ’に電気的に接続することができる構成となっており
、第２のデータバス線Ｄ Ｂ’に接続すべきビット線は
順次指定回路ＳＰ’２の出力信号で決定される。マルチ
プレクサ回路Ｍ Ｕ Ｘ’はＭＵＸと全く同じ構成であ
るが、ＳＰ′２の出力信号の入力が異なり、ＭＵＸにお
いてはＴＯ’２．１、ＴＯ’２．２、・・・ＴＯ’２Ｍ
／２からの信号がＭＡ２の第１．第２．・・・・・・第
一のビット線にそれぞれ対応させて入力され、ＴＯ’２
．４＋ｔ ＋ ＴＯ’２． ＋２ 。
・・・・・・ＴＯ’２．Ｍからの信号がＭＡｌの第１．
第２．・・・第２のビット線にそれぞれ対応させて入力
され゛ているのに対し、ＭＵＸ’におしへてはＴＯ′２
、１ ｓ ＴＯ’２ 、２・・・・・・Ｔｏ’２．４
’からの信号がＭＡ２の第２．第３゜・・・・・・第
２のビット線にそれぞれ対応させて入力され、ＴＯ’２
Ｍ／２＋、ＴＯ’２．Ｍ／２＋１．・・・・・・ＴＯ’
２．Ｍ−１からの信号がＭＡ、の第１．第２．・・・・
・・実子のビット線にそれぞれ対応されて入力され、Ｔ
Ｏ’２．Ｍからの信号はＭへ２の第１のビット線に対応
させて入力されている。ＳＰ′２，５Ｐ１１，５Ｐ１２
の出力端子の信号は本実施例の場合も第５図のタイミン
グ（二従い、期間Ｔ’Ｎ、１においては第４図の実施例
の場合と同様、ＤＢとＭＡ２の第１のビット線がＭＵＸ
によって電気的に接続されるが、それと同時にＭ Ｕ
Ｘ’によってＤＢ’とＭＮ２の第２のビット線も電気的
に接続される。他の期間においても、次（−続く期間に
おいてＤＢに電気的に接続されるべきビット線がＭ Ｕ
Ｘ’によってＤＢ’ｉに電気的に接続される。例えば
ＤＢに書込み回路、Ｄ Ｂ’に読出し回路を接続し、Ｍ
ＵＸ’及びＤＢ’を通じて読出しだけを、ＭＵＸ及びＤ
Ｂを通じて書込みだけを行なうようにすれば、φ２の１
周期で定義されるある期間で読出されたデータを外部の
情報処理回路等で変更して、上記期間に続く期間に書込
むことが可能となり、データの処理の高速化、簡便化が
図れる。
第２．・・・第２のビット線にそれぞれ対応させて入力
され゛ているのに対し、ＭＵＸ’におしへてはＴＯ′２
、１ ｓ ＴＯ’２ 、２・・・・・・Ｔｏ’２．４
’からの信号がＭＡ２の第２．第３゜・・・・・・第
２のビット線にそれぞれ対応させて入力され、ＴＯ’２
Ｍ／２＋、ＴＯ’２．Ｍ／２＋１．・・・・・・ＴＯ’
２．Ｍ−１からの信号がＭＡ、の第１．第２．・・・・
・・実子のビット線にそれぞれ対応されて入力され、Ｔ
Ｏ’２．Ｍからの信号はＭへ２の第１のビット線に対応
させて入力されている。ＳＰ′２，５Ｐ１１，５Ｐ１２
の出力端子の信号は本実施例の場合も第５図のタイミン
グ（二従い、期間Ｔ’Ｎ、１においては第４図の実施例
の場合と同様、ＤＢとＭＡ２の第１のビット線がＭＵＸ
によって電気的に接続されるが、それと同時にＭ Ｕ
Ｘ’によってＤＢ’とＭＮ２の第２のビット線も電気的
に接続される。他の期間においても、次（−続く期間に
おいてＤＢに電気的に接続されるべきビット線がＭ Ｕ
Ｘ’によってＤＢ’ｉに電気的に接続される。例えば
ＤＢに書込み回路、Ｄ Ｂ’に読出し回路を接続し、Ｍ
ＵＸ’及びＤＢ’を通じて読出しだけを、ＭＵＸ及びＤ
Ｂを通じて書込みだけを行なうようにすれば、φ２の１
周期で定義されるある期間で読出されたデータを外部の
情報処理回路等で変更して、上記期間に続く期間に書込
むことが可能となり、データの処理の高速化、簡便化が
図れる。
第６図の実施例において、Ｄ Ｂ’が接続されるビット
線は次にＤＢが接続されるビット線であり、Ｄ Ｂ’の
接続はＤＢの接続に対してφ２の１周期だけ先行してい
るが、１周期以上先行させてもよい。
線は次にＤＢが接続されるビット線であり、Ｄ Ｂ’の
接続はＤＢの接続に対してφ２の１周期だけ先行してい
るが、１周期以上先行させてもよい。
また、第６図の実施例では一つの順次指定回路ＳＰ′２
をＭＵＸ、ＭＵＸ’の２つのマルチプレクサの制御に使
用したが、それぞれのマルチプレクサに対応させて順次
指定回路を設けてもよい。
をＭＵＸ、ＭＵＸ’の２つのマルチプレクサの制御に使
用したが、それぞれのマルチプレクサに対応させて順次
指定回路を設けてもよい。
以上、第１、第２、第３の実施例において、順次指定回
路の初期設定機構は省略されているが、外部端子により
順次指定回路の状態の全体又は一部分を制御できるよう
にすると有効である。第７図は５Ｐ１２に初期設定回路
としてのリセット回路几が接続された例を示したもので
ある。また、順次指定回路の状態を表わす信号、例えば
第１の実施例のＴＯｌｌの信号を外部に出力することも
集積記憶回路の制御に有用である。
路の初期設定機構は省略されているが、外部端子により
順次指定回路の状態の全体又は一部分を制御できるよう
にすると有効である。第７図は５Ｐ１２に初期設定回路
としてのリセット回路几が接続された例を示したもので
ある。また、順次指定回路の状態を表わす信号、例えば
第１の実施例のＴＯｌｌの信号を外部に出力することも
集積記憶回路の制御に有用である。
以上説明したごとく、本発明によれば、情報の入出力を
高速に行なうことができる。さらにはアドレスを指定す
るための入力端子を省略することもでき、集積記憶回路
の小形化にも役立つ。
高速に行なうことができる。さらにはアドレスを指定す
るための入力端子を省略することもでき、集積記憶回路
の小形化にも役立つ。
第１図は従来例を示す図、第２図は本発明の一実施例を
示す図、第３図は第２図を説明するためのタイムチャー
ト、第４図は本発明の他の実施例を示す図、第５図は第
４図を説明するためのタイムチャート、第６図、第７図
は本発明のさらに他の実施例を示す図である。 ＭＡ、ＭＡ１、ＭＡ２・・・メモリアレイ、ＭＣ・・・
メモリセル、ＷＬ・・・ワード線、ＢＬ・・・ビット線
、ＤＢ。 ＤＢ’・・・データバス線、ＳＰ１、ＳＰ２、ＳＰ１１
、ＳＰ１２、ＳＰ′２・・・順次指定回路、ＭＵＸ、Ｍ
ＵＸ’・・・マルチプレクサ回路。 代理人 弁理士 鈴 木 誠、汎 ＼、′７ ；′糾 く二／ 第１図 第２図 第３図 第４図 ｖ、、Ｔｃ χ ｄ π 世 ｂ つ 第５図 ト１ｉ；、＋＋Ｔ；、ｒ！ 国、、ｉ−鷲！十
′５：（へ）−トも、七′声十π、１↓Ｔ１；２二１ 為１上且鶴 “ 。 ０ＩＩ １１１１． １．ｌ１ｌＩ１１１１１１
１１１１１１ １ ＋ ｌ １ｔ （ ’ｌ 、１１’ｌ ’ ｌ ” ｌ ｌ ＋ １１
１１ １ ｊ ｊ １ １
’ ｌ ＋ 、 １ ｌ
ｌｌ １ １ ＋ １ １＋ １ｊｌ ”
’” １ｕｌｌ、Ｉｌｌ １ ”２．１ 。 ”’ ｌ’ｌｌｌ １１１゜ 上上士−二二二二一二二二ｆ± １２．２〇 ＝４二トニ二−伸二二 り、′Ｘ。 １１ Ｍ１’ ｌ ＋ １１ ’ ｌ ｌ÷具
→牛÷ｔｋ≠絆二→二土 ２、ｙ＋ｌ ｏ １１１１ １
１１１’ ”ｌ： ±４−−−二■具−Ｊイユヰエ 駅゛０、 １．ｌ 、１１” ｌｌ
ｌ’ｌ Ｉｌｌ、１ ′・”・ ＩＩ ＩＺｌ ′÷モ下士卆’ｌ １
１１ Ｉ Ｉ ｊｏＪ“““““””“′”′“““”““““１１“
““““““““′°°”““°“１［“°″゛゛゛゛
“°”°“°““１．、、、．１．１１１＋、 １
１．．１ １１’ｌｌ二±ニ一畷二−−ニニエＩ士＋ １２１ １ ’ ｌ １’ ｌ ｌ Ｉ １１
ｌ ｌ１１２１１！ −！ ｌ’ｌｌｌ
Ｉｌｌ、１、 １
示す図、第３図は第２図を説明するためのタイムチャー
ト、第４図は本発明の他の実施例を示す図、第５図は第
４図を説明するためのタイムチャート、第６図、第７図
は本発明のさらに他の実施例を示す図である。 ＭＡ、ＭＡ１、ＭＡ２・・・メモリアレイ、ＭＣ・・・
メモリセル、ＷＬ・・・ワード線、ＢＬ・・・ビット線
、ＤＢ。 ＤＢ’・・・データバス線、ＳＰ１、ＳＰ２、ＳＰ１１
、ＳＰ１２、ＳＰ′２・・・順次指定回路、ＭＵＸ、Ｍ
ＵＸ’・・・マルチプレクサ回路。 代理人 弁理士 鈴 木 誠、汎 ＼、′７ ；′糾 く二／ 第１図 第２図 第３図 第４図 ｖ、、Ｔｃ χ ｄ π 世 ｂ つ 第５図 ト１ｉ；、＋＋Ｔ；、ｒ！ 国、、ｉ−鷲！十
′５：（へ）−トも、七′声十π、１↓Ｔ１；２二１ 為１上且鶴 “ 。 ０ＩＩ １１１１． １．ｌ１ｌＩ１１１１１１
１１１１１１ １ ＋ ｌ １ｔ （ ’ｌ 、１１’ｌ ’ ｌ ” ｌ ｌ ＋ １１
１１ １ ｊ ｊ １ １
’ ｌ ＋ 、 １ ｌ
ｌｌ １ １ ＋ １ １＋ １ｊｌ ”
’” １ｕｌｌ、Ｉｌｌ １ ”２．１ 。 ”’ ｌ’ｌｌｌ １１１゜ 上上士−二二二二一二二二ｆ± １２．２〇 ＝４二トニ二−伸二二 り、′Ｘ。 １１ Ｍ１’ ｌ ＋ １１ ’ ｌ ｌ÷具
→牛÷ｔｋ≠絆二→二土 ２、ｙ＋ｌ ｏ １１１１ １
１１１’ ”ｌ： ±４−−−二■具−Ｊイユヰエ 駅゛０、 １．ｌ 、１１” ｌｌ
ｌ’ｌ Ｉｌｌ、１ ′・”・ ＩＩ ＩＺｌ ′÷モ下士卆’ｌ １
１１ Ｉ Ｉ ｊｏＪ“““““””“′”′“““”““““１１“
““““““““′°°”““°“１［“°″゛゛゛゛
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ｌ ｌ１１２１１！ −！ ｌ’ｌｌｌ
Ｉｌｌ、１、 １
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と複数のピット線の交点にメモリセ
ルを配置し、上記ワード線の一部分を選択することによ
り、該ワード線に接続されたメモリセルと上記ピット線
の間でデータの入出力を可能とする集積記憶回路におい
て、上記複数のワード線を順次選択する手段と、該ワー
ド線の選択に対応してビット線を順次選択する手段を有
し、メモリセルを予め定めた順序で外部と接続すること
を特徴とする集積記憶回路。 ２、特許請求の範囲第１項記載の集積記憶回路において
、一部分のワード線の選択の期間及び該ワード線に接続
されたメモリセルからピット線に取り出されたデータの
増幅の期間に、上記以外のワード線（−接続されたメモ
リセルを外部と接続するようにしたことを特徴とする集
積記憶回路。 ３、特許請求の範囲第１項記載の集積記憶回路において
、該集積記憶回路内のメモリセルをデータ出力機構と接
続し、その一定期間後、該メモリセルをデータ入力機構
と接続するようにしたことを特徴とする集積記憶回路。 ４、特許請求の範囲第３項記載の集積記憶回路において
、データ入力機構及びデータ出力機構の一方又は両方を
データ入出力機構（二置き換えたことを特徴とする集積
記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56166601A JPS5868284A (ja) | 1981-10-19 | 1981-10-19 | 集積記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56166601A JPS5868284A (ja) | 1981-10-19 | 1981-10-19 | 集積記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5868284A true JPS5868284A (ja) | 1983-04-23 |
Family
ID=15834311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56166601A Pending JPS5868284A (ja) | 1981-10-19 | 1981-10-19 | 集積記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868284A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62252590A (ja) * | 1986-04-24 | 1987-11-04 | Ascii Corp | メモリ装置 |
| JPS62271291A (ja) * | 1986-05-20 | 1987-11-25 | Ascii Corp | メモリ装置 |
| WO1992022068A1 (fr) * | 1991-06-04 | 1992-12-10 | Oki Electric Industry Co., Ltd. | Memoire a acces seriel |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543676A (en) * | 1978-09-22 | 1980-03-27 | Fujitsu Ltd | Vertical-horizontal conversion system |
| JPS5667888A (en) * | 1979-11-06 | 1981-06-08 | Tokyo Shibaura Electric Co | Imageehandling memory unit |
-
1981
- 1981-10-19 JP JP56166601A patent/JPS5868284A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543676A (en) * | 1978-09-22 | 1980-03-27 | Fujitsu Ltd | Vertical-horizontal conversion system |
| JPS5667888A (en) * | 1979-11-06 | 1981-06-08 | Tokyo Shibaura Electric Co | Imageehandling memory unit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62252590A (ja) * | 1986-04-24 | 1987-11-04 | Ascii Corp | メモリ装置 |
| JPS62271291A (ja) * | 1986-05-20 | 1987-11-25 | Ascii Corp | メモリ装置 |
| WO1992022068A1 (fr) * | 1991-06-04 | 1992-12-10 | Oki Electric Industry Co., Ltd. | Memoire a acces seriel |
| US5369618A (en) * | 1991-06-04 | 1994-11-29 | Oki Electric Industry Co., Ltd. | Serial access memory |
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