JPH0746618A

JPH0746618A - 色同期回路

Info

Publication number: JPH0746618A
Application number: JP5185748A
Authority: JP
Inventors: Shinichiro Miyazaki; 慎一郎宮崎; Kazuo Watanabe; 和夫渡辺
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-07-28
Filing date: 1993-07-28
Publication date: 1995-02-14

Abstract

(57)【要約】【目的】ＡＰＣループのロックが外れても必ずロック
状態に戻り、しかも、サブ・ヒュー調整の必要がない。【構成】アドレスカウンタ５とメモリ２と演算部６と
電圧制御発振器１３等でＡＰＣループを構成し、バース
ト信号に同期した基準クロックに基づきメモリ２にバー
ストデータを書き込み、メモリ２に書き込まれた特定ア
ドレスのバーストデータがＡＰＣループのロック状態で
は特定の位相データとなるようフィードバック制御し、
メモリ２の位相データより位相の進み度合いデータをマ
イクロプログラミング処理により算出すると共に、この
処理中のラグリードフィルタの特性を、直流に対するゲ
インが無限大である周波数特性を示す完全積分型特性と
直流に対するゲインが有限である周波数特性を示す不完
全積分型特性とに切り替え可能に構成し、前記ＡＰＣル
ープのロック時には完全積分型特性に、前記ＡＰＣルー
プのアンロック時には不完全積分型特性にそれぞれ切り
替える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、副搬送波により変調さ
れたクロマ信号を復調するための、バースト信号に同期
した基準クロックを発生させる色同期回路に関する。

【０００２】

【従来の技術】色同期回路の概略ブロック図が図９に示
されている。図９において、色同期回路は位相比較器３
０とラグリードフィルタ３１と電圧制御発振器（ＶＣ
Ｏ）３２とでＡＰＣループが構成されている。位相比較
器３０にはクロマ信号とバーストゲートパルスが供給さ
れ、クロマ信号からバーストゲートパルスで抜き出した
バースト信号と基準クロックとの位相比較をすることに
よってバースト信号に同期した基準クロックを発生させ
る。この基準クロックはアナログ処理の場合にはバース
ト信号に対し周波数と位相の一致したクロック（基準副
搬送波ｆ_sc）を、ディジタル処理の場合には分周器を用
いてバースト信号に対し同相で、且つ、４倍の周波数の
クロック４ｆ_scを発生させる。

【０００３】前記ラグリードフィルタ３１は、バースト
期間に発生する位相検波出力を平均化して電圧制御発振
器３２の制御電圧を作り出すもので、ラグリードフィル
タ３１は図１０に示す如く２重の時定数を持つ。即ち、
チャンネルを切り替えたとき、ＶＴＲ信号に切り替えた
ときなどは、バースト信号の周波数と位相がわずかに変
化し、この時に色同期の動作をすみやかに行わせるため
にはフィルタの時定数ができるだけ小さいことが望まし
い。他方、バースト信号にノイズが混入している場合に
制御電圧にノイズが入り色同期を乱すことを防止するこ
とからは、フィルタの時定数がある程度大きいことが必
要であり、この双方の要求を満たすためである。そし
て、かかるラグリードフィルタ３１の内、完全積分型の
ものは、定常位相誤差がゼロであり、サブ・ヒュー調整
が無調化できるため好ましい。

【０００４】

【発明が解決しようとする課題】しかしながら、完全積
分型のラグリードフィルタ３１は、一旦ＡＰＣループの
ロックが外れると、副搬送波の周波数がセンター値に戻
っても位相ロックしなくなってしまうモードが存在する
ため使用することはできなかった。

【０００５】そこで、本発明はＡＰＣループのロックが
外れても必ずロック状態に戻り、しかも、サブ・ヒュー
調整が必要でない色同期回路を提供することを課題とす
る。

【０００６】

【課題を解決するための手段】上記課題を達成するため
の本発明の色同期回路は、バースト信号が入力された位
相比較器とラグリードフィルタと電圧制御発振器とから
ＡＰＣループを構成し、前記電圧制御発振器からバース
ト信号に同期した基準クロックを得る色同期回路におい
て、前記ラグリードフィルタの特性を、直流に対するゲ
インが無限大である周波数特性を示す完全積分型特性と
直流に対するゲインが有限である周波数特性を示す不完
全積分型特性とに切り替え可能に構成し、前記ＡＰＣル
ープのロック時には完全積分型特性に、前記ＡＰＣルー
プのアンロック時には不完全積分型特性にそれぞれ切り
替えたものである。

【０００７】

【作用】ＡＰＣループのロックが外れると、ラグリード
フィルタが不完全積分型特性に切り替わるため副搬送波
の周波数がキャプチャーレンジに戻れば必ずロック状態
となり、このようにＡＰＣループがロックすればラグリ
ードフィルタが完全積分型特性に切り替わるためサブ・
ヒュー調整が不要である。

【０００８】

【実施例】以下、本発明の実施例を図面に基づき説明す
る。図１から図７は本発明の一実施例を示す。図１には
クロマ信号再生回路の一部回路ブロック図が示されてい
る。図１において、コンポジットビデオ信号をＹ／Ｃ分
離処理して得たディジタルクロマ信号が掛算器１に導か
れ、掛算器１はこの入力クロマ信号にＲＯＭ１５の係数
データで掛算処理を行う。ディジタルクロマ信号はゼロ
クロス点をゼロとする２の補数表現でディジタル化され
ている。この掛算器１の出力クロマ信号はマイクロプロ
セッサＢに導かれており、マイクロプロセッサＢに入力
されたクロマ信号は切替スイッチＳＷを介してメモリ２
に供給されている。

【０００９】一方、フリップフロップ回路３にはバース
トゲートパルス（ＢＧＰ）と基準副搬送波クロックｆ_sc
とが導かれている。バーストゲートパルス（図２の
（ａ）参照）はビデオ信号のバースト区間に同期したパ
ルスであり、この実施例のバーストゲートパルスの幅は
バースト信号（８サイクル）の前後に３サイクルのマー
ジンを見込んだ１４サイクルの長さに設定されている。
基準副搬送波クロックｆ_sc（図２の（ｂ）参照）は下記
に説明するようにバースト信号に同期した同一周波数の
クロックであり、フリップフロップ回路３からはバース
トゲートパルスを基準副搬送波クロックｆ_scでサンプリ
ングし直して得られる、ラッチされたバーストゲートパ
ルス（図２の（ｃ）参照）が出力される。このラッチさ
れたバーストゲートパルスはリセット回路４、切替スイ
ッチＳＷ及びメモリ２にそれぞれ導かれている。

【００１０】リセット回路４は、ラッチされたバースト
ゲートパルスの立上りを検出してカウンタリセットパル
ス（図２の（ｄ）参照）をアドレスカウンタ５に出力す
る。アドレスカウンタ５はこのカウンタリセットパルス
の立下りでカウントをスタートし、基準クロック４ｆ_sc
に基づきカウントアップする書き込みアドレスをメモリ
２に出力する。

【００１１】切替スイッチＳＷは、掛算器１側の固定端
子ａと内部バス側の固定端子ｂとを選択的に切替えるも
ので、ラッチされたバーストゲートパルス区間は掛算器
１側の固定端子ａに、それ以外の区間は内部バス側の固
定端子ｂにそれぞれ接続される。従って、メモリ２には
ラッチされたバーストゲートパルス区間だけクロマ信
号、即ち、バースト信号が入力され、バースト信号が基
準クロック４ｆ_scのタイミングで書き込まれる。

【００１２】マイクロプロセッサＢは前記メモリ２の他
に演算部６、制御部７等を有し、制御部７はメモリ２の
書き込み・読み出し、演算部６の演算処理等を制御す
る。具体的には図４に示すＡＰＣ（色同期処理）のフロ
ーチャートを実行することによって位相の進み度合いデ
ータを算出すると共に図５に示すＡＣＣ（搬送波増幅処
理）のフローチャートを実行することによって差分デー
タを算出するもので、詳しい説明は作用の箇所で行う。

【００１３】また、制御部７にはカラーキラー回路から
のＡＰＣループのロック／アンロック情報が入力されて
いる。そして、上記位相の進み度合データを算出する処
理中にはラグリードフィルタ処理も含まれ、ラグリード
フィルタ処理はこの実施例ではソフトウェアによって行
われる。

【００１４】位相の進み度合いデータはアキュムレータ
８よりバス９を介してＡＰＣレジスタ１０に格納され、
ＡＰＣレジスタ１０に格納された位相の進み度合いデー
タはＤ／Ａ変換器１２を介して電圧制御発振器（ＶＣ
Ｏ）１３に出力される。電圧制御発振器１３は位相の進
み度合いデータがゼロとなるよう発振を制御するため、
電圧制御発振器１３からはバースト信号にロックした４
ｆ_scの基準クロックが出力される。１／４分周器１４は
この４ｆ_scの基準クロックを分周して基準副搬送波クロ
ックｆ_scを出力する。即ち、アドレスカウンタ５とメモ
リ２と演算部６と電圧制御発振器１３等でＡＰＣループ
が構成され、アドレスカウンタ５、メモリ２及び演算部
６は位相比較器として演算部６はラグリードフィルタと
してそれぞれ構成されている。

【００１５】差分データはアキュムレータ８よりバス９
を介してＡＣＣレジスタ１１に格納され、ＡＣＣレジス
タ１１に格納された差分データはＲＯＭ１５に出力され
る。ＲＯＭ１５には差分データと係数データとの対照デ
ータテーブルが格納され、ＲＯＭ１５は差分データに対
応する係数データを出力し、ＲＯＭ１５は差分データが
ゼロとなるよう係数データを制御する。即ち、掛算器１
とメモリ２と演算部６とＲＯＭ１５等でＡＣＣループが
構成されている。

【００１６】以下、上記構成の作用を説明する。掛算器
１より出力されるディジタルクロマ信号の内、バースト
ゲートパルス区間の信号（バースト信号）のみがメモリ
２に供給され、アドレスカウンタ５の書込みアドレスに
よってバースト信号がメモリ２に書き込まれる。書込み
アドレスはバーストゲートパルスを基準副搬送波クロッ
クｆ_sc（バースト信号にロック）でサンプリングし直し
たバーストゲートパルスによりスタートするため、バー
スト信号に対して一定の位相でバーストデータがメモリ
２に書き込まれる。

【００１７】そして、制御部７はメモリ２に書き込まれ
たバーストデータに対して図４のフローチャートで示す
処理を実行する。即ち、アドレス（４ｎ）のデータより
アドレス（４ｎ＋２）のデータを引算し、これの１／２
値を求め（ステップＳ₁）、このデータをバス９を介し
て一旦メモリ２に記憶する。全ての値を算出するとメモ
リ２にストアした全データの加算平均を取る（ステップ
Ｓ₂）。このデータに下記に詳述するラグリードフィル
タ処理（ステップＳ₃）を施したものを位相の進み度合
いデータとしてＡＰＣレジスタ１０に記憶し（ステップ
Ｓ₄）、このデータによって電圧制御発振器１３をコン
トロールする。

【００１８】ここで、ＡＰＣループがロックすると、図
２の（ｅ），（ｆ）に示すように、基準クロック４ｆ_sc
がバースト信号に同期した４倍のクロック周波数である
ため、アドレス（４ｎ）にはバースト信号のゼロクロス
点（Ｒ−Ｙ位相）のデータが、又、アドレス（４ｎ＋
２）には逆方向のゼロクロス点（−（Ｒ−Ｙ）位相）の
データが書き込まれ、位相の進み度合いデータはゼロと
なる。

【００１９】図３（Ａ）に示す如くＡＰＣループのロッ
クが外れると（黒丸がサンプリング位置、白丸がロック
時のサンプリング位置）、アドレス（４ｎ）又は（４ｎ
＋２）にはゼロクロス点よりシフトしたデータが書き込
まれるため、位相の進み度合いデータがプラス側にずれ
る。すると、電圧制御発振器１３のクロック周波数が上
がりアドレス（４ｎ）と（４ｎ＋２）に書き込まれるデ
ータのサンプリング位置をゼロクロス点に近づけるよう
制御される。即ち、メモリ２の特定アドレスには常に特
定の位相データが書き込まれるようフィードバックがか
かる。

【００２０】図３（Ｂ）に示す如くＡＰＣループのロッ
クが外れると（黒丸がサンプリング位置、白丸がロック
時のサンプリング位置）、上記と反対に位相の進み度合
いデータがマイナス側にずれる。すると、電圧制御発振
器１３のクロック周波数が下がり、アドレス（４ｎ）と
（４ｎ＋２）に書き込まれるデータのサンプリング位置
をゼロクロス点に近づけるよう制御される。以上よりＡ
ＰＣループはフィードバック制御によりアドレス（４
ｎ）のデータは常にＲ−Ｙ位相となり、バーストゲート
パルスをサンプリングしている基準副搬送波クロックｆ
_scもバースト信号のＲ−Ｙ位相となる。

【００２１】また、上記動作中のラグリードフィルタ処
理にあっては、カラーキラー回路（図示せず）からのＡ
ＰＣループのロック／アンロック情報によってフィルタ
特性を切り替えている。即ち、図６に示すように、ＡＰ
Ｃループのアンロック情報が入力されると、不完全積分
型特性によって加算平均データが処理される。不完全積
分型特性は、図７（Ａ）に示すような周波数特性で、直
流に対するゲインが有限であると共にキャプチャーレン
ジを決めるカットオフ周波数ｆ₄がｆ_H／２（ｆ_H：水平
周期周波数）と広く設定されている。従って、副搬送波
の周波数がこの広いキャプチャーレンジにさえ入れば必
ずＡＰＣループはロックする。

【００２２】又、ＡＰＣループのロック情報が入力され
ると、完全積分型特性によって加算平均データが処理さ
れる。完全積分型特性は、図７（Ｂ）に示すような周波
数特性で、直流に対するゲインが無限大である。

【００２３】即ち、ＡＰＣループがアンロック状態とな
ったときには不完全積分型特性によって処理されるた
め、必ずＡＰＣループはロック状態となり、一旦ＡＰＣ
ループがロック状態となると完全積分型特性によって処
理されるため、定常位相誤差はゼロとなり、サブ・ヒュ
ー調整が不要である。

【００２４】一方、制御部７は１水平ライン区間毎に図
５のフローチャートで示す処理も実行する。即ち、アド
レス（２ｎ）とその隣りのアドレス（２ｎ＋１）との各
データの絶対値を加算し（ステップＳ₅）、この各加算
値を一旦メモリ２に書き込む。そして、この各加算値を
比較演算してその内の最大値Ｍ_MAXを求める（ステップ
Ｓ₆）。次に、この最大値Ｍ_MAXとリファレンス値Ａとの
差分を求め（ステップＳ₇）、この差分データＸと前の
データＹ_n-1との積分を行う（ステップＳ₈）。そして、
積分演算後の差分データＹ_nをＡＣＣレジスタ１１に記
憶し（ステップＳ₉）、この差分データＹ_nに対応する係
数をＲＯＭ１５が出力して差分データＹ_nがゼロとなる
よう制御される。即ち、バースト信号のレベルが一定値
となるようフィードバックがかかる。

【００２５】ここで、メモリ２に記憶されるデータの絶
対値の最大値はアドレス（２ｎ±１）のデータとなるた
め、単にアドレス（２ｎ±１）の各データの最大値を求
めれば良い。しかし、この実施例の如くアドレス（２
ｎ）と（２ｎ＋１）の各データの加算値を求めれば、弱
電界でランダムノイズが乗った場合に差分データＹ_nの
値が大きくなるため、その結果色がしぼられるという利
点がある。

【００２６】図８にはラグリードフィルタ３１をハード
ロジックで構成した場合の回路図が示されている。図８
において、不完全積分型特性と完全積分型特性とは２つ
のフィルタ回路１６，１７にて実現され、一方のフィル
タ回路１６は第１スイッチＳＷ₁の切り替えによって下
記数式１の伝達関係に切り替え可能に構成されている。

【００２７】

【数１】

【００２８】他方のフィルタ回路１７は第２のスイッチ
ＳＷ₂の切り替えによって下記数式２の伝達関数に切り
替え可能に構成されている。

【００２９】

【数２】

【００３０】又、各フィルタ回路１６，１７にはゲイン
調整回路１８，１９がそれぞれ設けられ、ゲインは第３
及び第４スイッチＳＷ₃，ＳＷ₄の切り替えによって切り
替え可能に構成されている。

【００３１】第１〜第４スイッチＳＷ₁〜ＳＷ₄はＡＰＣ
ロック検出回路２０の切替制御信号によって切り替えら
れ、アンロック時にはａ端子側に、ロック時にはｂ端子
側にそれぞれ切り替えられる。

【００３２】このようにラグリードフィルタ３１をハー
ドロジック回路で構成しても図６のフローチャートに示
す処理が行われ、上記実施例と同等の作用、効果が得ら
れる。但し、ソフトウェアで構成した場合に較べて回路
規模が非常に大きくなる。

【００３３】

【発明の効果】以上述べたように、請求項１の発明によ
れば、ＡＰＣループのラグリードフィルタの特性を、完
全積分型特性と不完全積分型特性とを切り替え可能に構
成し、ＡＰＣループのロック時には完全積分型特性に、
ＡＰＣループのアンロック時には不完全積分型特性にそ
れぞれ切り替えるよう構成したので、ＡＰＣループのロ
ックが外れても必ずロック状態に戻すことができ、しか
も、サブ・ヒュー調整の必要もないという効果を奏す
る。

【００３４】請求項２の発明によれば、請求項１の構成
にあって、ラグリードフィルタをソフトウェアで構成し
たので、回路規模の縮少化に供するという効果も奏す
る。

【図面の簡単な説明】

【図１】クロマ信号再生回路の回路ブロック図（実施
例）。

【図２】各部のタイムチャート（実施例）。

【図３】（Ａ），（Ｂ）はそれぞれＡＰＣループのロッ
クが外れた場合のサンプリング位置のずれを示す図（実
施例）。

【図４】ＡＰＣのフローチャート（実施例）。

【図５】ＡＣＣのフローチャート（実施例）。

【図６】ラグリードフィルタ処理のフローチャート（実
施例）。

【図７】（Ａ）は不完全積分型の周波数特性線図、
（Ｂ）は完全積分型の周波数特性線図（実施例）。

【図８】ラグリードフィルタのハードロジックの回路図
（変形例）。

【図９】色同期回路の回路ブロック図（従来例）。

【図１０】ラグリードフィルタの周波数特性線図（従来
例）。

【符号の説明】

２…メモリ（位相比較器）５…アドレスカウンタ（移相比較器）６…演算部（位相比較器，ラグリードフィルタ）１３…電圧制御発振器３０…位相比較器３１…ラグリードフィルタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｌ 7/06 7/107

Claims

【特許請求の範囲】

【請求項１】バースト信号が入力された位相比較器と
ラグリードフィルタと電圧制御発振器とからＡＰＣルー
プを構成し、前記電圧制御発振器からバースト信号に同
期した基準クロックを得る色同期回路において、前記ラグリードフィルタの特性を、直流に対するゲイン
が無限大である周波数特性を示す完全積分型特性と直流
に対するゲインが有限である周波数特性を示す不完全積
分型特性とに切り替え可能に構成し、前記ＡＰＣループのロック時には完全積分型特性に、前
記ＡＰＣループのアンロック時には不完全積分型特性に
それぞれ切り替え可能に構成し、前記ＡＰＣループのロック時には完全積分型特性に、前
記ＡＰＣループのアンロック時には不完全積分型特性に
それぞれ切り替えたことを特徴とする色同期回路。
【請求項２】前記ラグリードフィルタをソフトウェア
で構成したことを特徴とする請求項１に記載の色同期回
路。