JPH0748167B2 - 直列入力信号の同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直列入力信号の同期回
路に係り、特に温度や周辺環境の変化に対する基準周波
数、すなわち、クロック信号の周期の変化で受信信号の
検索周期が変わることにより発生する誤動作の免疫性を
増加させるために直列入力信号の検索信号を発生させる
機能を備えた任意の直列入力信号の同期回路に関する。

【０００２】

【従来の技術】従来の直列入力信号の同期回路は、直列
入力信号が入力されるとき初期立上りエッジにのみ同期
させるか、あるいは直列入力信号が立上るときのみ同期
させるようになっている。図４に示す、従来の、同期さ
れた直列入力信号と検索信号とを出力して受信された入
力信号を検出する直列入力信号の同期回路は、クロック
信号Ｐ１に応じて直列入力信号Ｐ２を同期させる同期回
路１、同期回路１の出力に応じてリセット信号を出力す
るリセット回路２、及びリセット回路２から発生される
リセット信号Ｐ４に応じてクロック信号Ｐ１の基本周波
数を分周して検索信号Ｐ５を発生する分周回路３からな
っている。

【０００３】前記クロック信号Ｐ１及び直列入力信号Ｐ
２は同期回路１に入力される。同期回路１は、直列入力
信号Ｐ２が入力されるにしたがいクロック信号Ｐ１の立
上りエッジに直列入力信号Ｐ２を同期させて、同期され
た直列入力信号Ｐ３を出力するようになる。前記同期さ
れた直列入力信号Ｐ３はリセット回路２にも入力され
て、前記した同期直列入力信号Ｐ３の初期立上りエッジ
に同期されたリセット信号Ｐ４を出力するようになる。

【０００４】このとき、出力されるリセット信号Ｐ４
は、図５Ｄに示すように、初期立上りエッジで同期され
た後、続けてリセット信号Ｐ４がハイ“Ｈ”となってい
る。このリセット信号Ｐ４は、クロック信号Ｐ１を入力
する分周回路３に供給される。分周回路３は、リセット
信号Ｐ４が立上りエッジとなるとき動作をはじめてクロ
ック信号Ｐ１の基準周波数を分周して、同期された直列
入力信号Ｐ３を検索するために必要な検索信号Ｐ５を出
力するようになる。

【０００５】図５Ａ及び図５Ｂに示すような、クロック
信号Ｐ１と受信された直列入力信号Ｐ２が同期回路１に
入力されると、同期回路１を経て同期された直列入力信
号Ｐ３が出力される。直列入力信号Ｐ２が同期回路１に
直列に入力されクロック信号Ｐ１が最初に“Ｈ”状態と
なるとき該立上りエッジに同期されて図５Ｃに示すよう
な同期直列入力信号Ｐ３が出力される。前記同期直列入
力信号Ｐ３は、リセット回路２に入力されて図５Ｄに示
すリセット信号Ｐ４を出力する。前記リセット信号Ｐ４
は同期された直列入力信号Ｐ３の初期立上りエッジで同
期されて分周回路３のリセット信号として供給される。

【０００６】前記回路の動作波形図である図５からみる
と、最初の直列入力信号Ｐ２の初期パルスをクロック信
号Ｐ１の立上りエッジで同期させて用いるため、クロッ
ク信号Ｐ１の基準周波数が周囲の環境やある変化条件に
より変化すると、クロック信号Ｐ１とリセット信号Ｐ４
とを入力して出力するようになる検索信号Ｐ５は、クロ
ック信号Ｐ１の周波数の変化に応じて変わるようにな
る。したがって、検索信号Ｐ５が“Ｈ”から“Ｌ”に変
わるとき同期された直列入力信号Ｐ３を検索するように
なると検索信号Ｐ５の周期が周波数の状態にしたがって
変わるようになるため、直列に入力された信号と違う誤
情報を受信側に入力するようになる。

【０００７】クロック信号Ｐ１の基準周波数が周辺環境
や温度などで変わるとき、検索信号Ｐ５が図５ＦのＰ５
１のように出力される一例を説明する。直列入力信号Ｐ
２が図５Ｂのように入力されていて、検索周期に変化が
生じていないときには、検索信号Ｐ５の“Ｈ”から
“Ｌ”となるときに検出される受信信号は、同期された
直列入力信号と検索信号とを比較してみると、“１１１
０００１”として検出される。しかしながら、周波数の
変化が生じてクロック信号Ｐ１の周期が増加されると、
検索信号Ｐ５が図５Ｆのように出力され、該検索信号に
より受信側から検出される受信信号の値は“１１１００
１１”となり、検索信号Ｐ５が同期された後、六番目の
立下りエッジａで検出される信号は“０”の値が“１”
と誤認識されて誤情報が認識される。

【０００８】そして、基準周波数の周期が狭まって分周
回路３により出力される検索信号Ｐ５が図５ＧのＰ５２
のように出力されると、受信側から検出される受信信号
は“１１１００００”と検出信号Ｐ５が同期された後、
七番目の立下りエッジｂで“１”の値を“０”と誤認識
して入力するようになる。

【０００９】

【発明が解決しようとする課題】前記のように周辺環境
や温度により基準周波数が変化すると、検索の周期が変
わり一定時間が経過するにしたがい検索信号の周期が遅
延される場合が生じるようになる。したがって、検索信
号により検索される信号は、検索信号の周期が続けて延
びるにしたがい誤情報を検索入力する場合が生じるよう
になる。これはディジタル信号を用いる受信側装置に非
常に致命的な誤りを生ずる原因となり、また、周辺の環
境変化に非常に敏感になって回路の設計の際非常に慎重
になり、装置の選択度が減少されるため、回路が複雑に
なり回路の大きさも大きくなる。さらに、基準周波数信
号を発生するためのインダクタＬやキャパシタＣを用い
る発振回路においては、インダクタＬやキャパシタＣが
温度、湿度、気圧などの周辺環境や長時間の使用により
簡単に発振周波数が変化するので、移相形発振回路や同
調形発振回路などは用いられず、発振周波数の安定度が
高い水晶発振回路を用いなければならず、製作コストも
高まるという問題点があった。

【００１０】したがって、本発明は前記のような従来の
技術の問題点を解決するためのものであって、本発明の
目的は温度や周辺の環境変化により受信側の基準周波数
が変化しても正しい受信直列入力信号を検索することが
でき、温度及び周辺の環境変化に敏感な抵抗、インダク
タ及びキャパシタを用いた低級の発振回路を用いても正
しい直列入力信号を検索することができる直列入力信号
の同期回路を提供することである。

【００１１】さらに、本発明の目的は低級の発振回路を
用いて外部の個別素子を最小化し、集積回路に適合した
任意の直列入力信号を同期させるための同期回路を提供
することである。

【００１２】

【課題を解決するための手段】前記目的を達成するため
本発明は、受信された直列入力信号を基準周波数供給用
クロック信号に同期させるための同期回路、前記同期回
路の同期された直列入力信号を所定時間遅延出力させる
ための遅延同期回路、前記同期回路の同期された直列入
力信号から該同期された直列入力信号の立上りエッジ及
び立下りエッジごと所定間隔の負パルスを有するリセッ
ト信号を発生するためのリセット信号発生手段、前記リ
セット信号発生手段から出力されたリセット信号により
リセットされリセット以後に供給される前記クロック信
号とリセット信号との論理積信号を分周させるための分
周回路、前記分周回路の出力を所定時間遅延させて前記
受信された直列入力信号に含まれた情報を検索するため
の検索信号発生回路で構成されることを特徴とする直列
入力信号の同期回路を提供する。

【００１３】

【実施例】以下、添付図面に基づいて本発明の実施例を
詳細に説明する。図１は、本発明の実施例における、受
信された任意の直列入力信号を同期させるための同期回
路のブロック図である。この同期回路は、基準周波数を
供給するクロック信号Ｓ１と直列入力信号Ｓ２とを受け
入れてクロック信号Ｓ１に同期された直列入力信号（以
下、同期直列信号と称すこともある。）Ｓ３を出力する
同期回路１０と、同期回路１０から出力される同期直列
入力信号Ｓ３を入力して前記信号を所定時間遅延させる
遅延同期回路１２と、前記同期回路１０からの同期直列
入力信号Ｓ３を入力して、同期直列入力信号Ｓ３の立上
り及び立下りエッジごとに所定間隔の負パルスからなる
リセット信号Ｓ５を発生するためのリセット信号発生回
路１４と、このリセット信号発生回路１４から出力され
るリセット信号Ｓ５によってリセットされ、クロック信
号Ｓ１を８分周する分周回路１６と、この分周回路１６
から出力される分周信号Ｓ７を入力し、その後に入力さ
れるクロック信号Ｓ１の立上りエッジで同期される検索
信号Ｓ８を出力する検索信号発生回路１８とで構成さ
れ、遅延同期回路１２で遅延同期された直列入力信号Ｓ
４を、前記検索信号Ｓ８により検索して受信部に直列入
力信号を入力するようにしてある。さらに、分周回路１
６の先端には、リセット信号Ｓ５による遅延時間を最少
化するためクロック信号Ｓ１とリセット信号Ｓ５との論
理積信号を出力するためのＡＮＤゲート２０が設けられ
ている。

【００１４】図２は、前述した図１に示すブロック図の
詳細回路図であり、図３は、図２の主要部分から出力さ
れる信号の波形を示す波形図である。図２において、同
期回路１０はＤ−フリップフロップによって構成され、
直列入力信号Ｓ２がデータ入力端子Ｄに入力され、電源
リセット信号Ｓ９がリセット端子Ｒに入力され、また、
クロック信号Ｓ１がクロック端子に入力される。この同
期回路１０は、クロック信号Ｓ１の立上りエッジに直列
入力信号Ｓ２を同期させた図３Ｄに示すような、同期直
列入力信号Ｓ３を発生する。

【００１５】前記同期直列入力信号Ｓ３は、遅延同期回
路１２及びリセット信号発生回路１４に同時に入力され
る。遅延同期回路１２はＤ−フリップフロップによって
構成されており、クロック端子に供給されるクロック信
号Ｓ１の立上りエッジに同期した図３Ｍに示すような、
直列入力信号Ｓ２が遅延して同期する直列入力信号Ｓ４
を出力するようになる。

【００１６】同期回路１０により出力された同期直列入
力信号Ｓ３は、遅延同期回路１２に入力されるととも
に、インバータ１４１、排他的論理和ゲート１４２、排
他的論理和ゲート１４２の出力と電源リセット信号Ｓ９
を入力として論理積信号を出力するＡＮＤゲート１４３
とからなるリセット信号発生回路１４に入力される。前
記インバータ１４１は、前記した同期直列入力信号Ｓ３
を入力して、前記同期直列入力信号Ｓ３が所定時間遅延
反転された図３ＥのＳ３１に示すような信号を出力す
る。

【００１７】排他的論理和ゲート１４２は、前記した同
期直列入力信号Ｓ３とインバータ１４１の遅延反転信号
Ｓ３１とを入力して、同期直列入力信号Ｓ３の立上りエ
ッジ及び立下りエッジ部分でインバータ１４１により遅
延された部分程度の間隔を有する負パルスを、図３Ｆの
Ｓ３２に示すような信号として出力する。前記した排他
的論理和ゲート１４２の出力Ｓ３２と、電源リセット信
号Ｓ９とを入力して動作するＡＮＤゲート１４３は、回
路の動作する間、電源リセット信号Ｓ９が常に“Ｈ”と
なっているため、リセット信号Ｓ５は図３Ｇに示すよう
な信号として出力され、同期直列入力信号Ｓ３の立上り
エッジｃ及び立下りエッジｄと同期した負パルスを有す
るリセット信号Ｓ５を出力する。

【００１８】一方、分周回路１６は、それぞれ入力周波
数を２分周する第１分周回路１６１，第２分周回路１６
２及び第３分周回路１６３で構成され、前記したリセッ
ト信号Ｓ５はそれぞれの分周回路（１６１、１６２、１
６３）のリセット端子Ｒに入力される。同時に、リセッ
ト信号Ｓ５は遅延時間を最少化するため、リセット信号
Ｓ５とクロック信号Ｓ１とをＡＮＤゲート２０で論理積
し、その出力Ｓ６を分周回路１６に供給する。

【００１９】第１分周回路１６１は、前記ＡＮＤゲート
２０の出力Ｓ６をリセット信号Ｓ５に応じて２分周させ
て図３ＩのＳ６１のように信号を出力する。また、第２
分周回路１６２は、Ｓ６１信号を再び２分周させて図３
ＪのＳ６２信号を出力する。最後に、第３分周回路１６
３は、再びＳ６２信号を２分周させて、結局、ＡＮＤゲ
ート２０の出力Ｓ６が８分周される信号を図３ＫのＳ７
のように出力する。

【００２０】最後に、８分周された分周信号Ｓ７はＤ−
フリップフロップとなっている検索信号発生回路１８を
経て検索信号Ｓ８を得る。この検索信号発生回路１８
は、電源リセット信号Ｓ９がリセット端子Ｒに入力され
た後、クロック信号Ｓ１に応じて８分周された分周信号
Ｓ７を同期して検索信号Ｓ８を図３Ｌに示すような信号
Ｓ８として出力する。

【００２１】周波数が変化しないで、一定な周期でクロ
ック信号Ｓ１が入力され、さらに、直列入力信号Ｓ２が
図３ＢのＳ２のように直列に入力されるとき、検索信号
は図３ＬのＳ８信号と同様であり、検索信号が“Ｈ”状
態から“Ｌ”状態に変わるとき直列入力信号Ｓ４のレベ
ルは“１１１０００１”であり、これは検索情報をな
す。

【００２２】しかしながら、周辺の環境や温度そして回
路上の遅延問題のため基準周波数を供給するクロック信
号Ｓ１の周期が延びるか縮まったとき、出力される検索
信号は、図４の従来の回路である場合は図３ＮのＳ１０
や図３ＰのＳ１２のようになる。例えば、クロック信号
Ｓ１の周期が延びると検索信号Ｓ１０により検出される
情報は、図３Ｎに示す信号Ｓ１０の立下りエッジごとに
おいて、信号Ｓ４から得られる検索信号“１１１００１
１”と検索される。また、クロック信号の周期が縮まる
と検索信号Ｓ１２により検索される情報は“１１１００
００”となる。したがって、六番目及び七番目から誤情
報が検索されるためそれ以後に入力される情報は誤信号
を検索して入力するようになる。すなわち、従来の検索
信号を出力して直列に入力される信号を検索するための
同期回路は、周辺の環境や温度によって基準周波数、す
なわちクロック信号の周期が敏感に変化した。

【００２３】これに対し、前記誤情報を検索して受信部
に入力する従来の技術を改善するため本発明は、基準周
波数の周期が延びたとき、あるいは縮まったときに同期
直列入力信号Ｓ３の立上りエッジ及び立下りエッジでリ
セット信号Ｓ５を新しくリセットさせるので、検索信号
の周期は図３Ｏ及び図３Ｑに示す信号Ｓ１１やＳ１３の
ように、周期のある部分が縮まり又は延びて、基準周波
数の周期が延び又は縮まるとき周期が累積されて発生す
るようになる問題点を解決することができる。

【００２４】

【発明の効果】以上のように、本発明による任意直列入
力同期回路は、周辺の環境の影響に周波数の変化が少な
い高価の水晶発振回路を使用することなしに、周波数の
変化にも安定な受信情報が入力可能であり、コストが高
くない移相型発振回路や同調型発振回路の使用が可能に
なる。さらに、集積回路に適合した直列入力信号を提供
することも可能となる。

【図面の簡単な説明】

【図１】本発明にしたがう直列入力信号の同期回路を示
すブロック図。

【図２】本発明の直列入力信号の同期回路に関する詳細
回路図。

【図３】図２に示す同期回路の主要部分における波形
図。

【図４】従来の直列入力信号の同期回路を示すブロック
図。

【図５】図４に示す同期回路の主要部分における波形
図。

【符号の説明】

１４１ インバータ １４２ 排他的論理和ゲート ２０，１４３ＡＮＤゲート １６ 分周回路 １８ 検索信号発生回路 １４ リセット信号発生回路 １０ 同期回路 １２ 遅延同期回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 受信された直列入力信号を基準周波数供
   給用クロック信号に同期させるための同期回路、 この同期回路の同期された直列入力信号を所定時間遅延
   出力させるための遅延同期回路、 前記同期回路の同期された直列入力信号から該同期され
   た直列入力信号の立上りエッジ及び立下りエッジごとに
   所定の間隔の負パルスを有するリセット信号を発生する
   ためのリセット信号発生手段、 この前記リセット信号発生手段から出力されたリセット
   信号によりリセットされ、リセット以後に供給される前
   記クロック信号とリセット信号との論理積信号を分周さ
   せるための分周回路、 この分周回路の出力を所定時間遅延させて前記受信され
   た直列入力信号に含まれた情報を検索するための検索信
   号発生回路で構成されることを特徴とする直列入力信号
   の同期回路。
2. 【請求項２】 前記リセット信号発生手段が、前記同期
   直列入力信号を所定時間遅延反転させるためのインバー
   タと、 前記インバータ出力と前記同期直列入力信号を受信して
   同期直列入力信号の立上り及び立下りエッジごとに所定
   の間隔の負パルスからなるハイレベル信号を出力するた
   めの排他的論理和ゲートとで構成されることを特徴とす
   る請求項１記載の直列入力信号の同期回路。
3. 【請求項３】 前記分周回路が、前記同期された直列入
   力信号の立上り及び立下りエッジごとリセットされるこ
   とを特徴とする請求項１または２記載の直列入力信号の
   同期回路。
4. 【請求項４】 前記リセット信号発生手段が、前記リセ
   ット信号を電源リセット信号と論理積信号とを出力する
   ためのＡＮＤゲートをも含むことを特徴とする請求項２
   記載の直列入力信号の同期回路。
5. 【請求項５】 前記分周回路が、前記クロック信号とリ
   セット信号との論理積信号をクロック端子に入力し、こ
   れを２分周させる第１分周回路と、 前記第１分周回路の出力をクロック端子に入力し、これ
   を２分周させるための第２分周回路と、 前記第２分周回路の出力をクロック端子に入力し、これ
   を２分周させるための第３分周回路とで構成されること
   を特徴とする請求項１記載の直列入力信号の同期回路。
6. 【請求項６】 前記検索信号発生回路が、電源リセット
   信号にリセットされ前記分周回路の出力を１クロック信
   号周期程度遅延させるためのＤ−フリップフロップで構
   成されることを特徴とする請求項１記載の直列入力信号
   の同期回路。
7. 【請求項７】 前記遅延同期回路が、電源リセット信号
   によりリセットされるＤ−フリップフロップで構成され
   ることを特徴とする請求項１記載の直列入力信号の同期
   回路。