JPH0748283B2 - デ−タ再生装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 複数のトラックに記録されたデータを一回の走査で読取
る場合、複数のヘッドを使用するが、この読取回路を複
数設けることを避けるため、クロックからサンプリング
信号を作成し、このサンプリング信号に同期するアドレ
スカウンタと、記録の変化点信号を一時保存するラッチ
回路と、この変化点信号を順次記憶するメモリと、メモ
リから変化点信号を読出す際はクロックより高速に実行
して、変化点距離からデータを再生するプロセッサとに
より、複数のヘッドに対し共通の読取回路とすることを
可能とした。

〔産業上の利用分野〕

本発明は複数のトラックに記録されたデータを一回の走
査で読取る際に、複数のヘッドに対し共通の読取再生回
路を備えたデータ再生装置に関する。

銀行等の通帳には磁気ストライプを設けて、各種データ
を記録しているが、この磁気ストライプに複数のトラッ
クを設け、高速処理のため、複数のヘッドにより一回の
走査で、データの読取りを行うことが行われている。

この場合、一般に複数の読取再生回路が必要となるが、
コストの低減や信頼性の向上等のためには、この読取再
生回路は簡易化されることが必要である。

〔従来の技術〕

第５図は従来の読取再生装置の一例を示すブロック図
で、第６図は第５図の動作を説明するタイムチャートで
ある。

端子Ａからヘッドが読取った読取信号がカウンタ1,2,3
のＲ端子に夫々入る。この読取信号は第６図に示す如
く、変化点を示すパルスから一定の距離にデータ“1"か
“0"かを示すパルスが存在するようになっており、変化
点から一定距離にパルスが存在しない場合“0"とし、パ
ルスが存在する時“1"であるものとする。

端子Ｂからクロックがカンウンタ1,2のCK端子に入り、
カウンタ１は読取信号の立ち下がりにより動作を開始す
る。カウンタ1,2はスイッチ10によりヘッドの移動速度
に対応して、動作時間が設定されており、カウンタ１の
キャリー信号でカウンタ２が動作を開始し出力を送出
する。

カウンタ２が送出する出力は第６図カウンタ２出力
に示す如く、データが“0"の時はパルスが二個送出さ
れ、データが“1"の場合は、このパルスによりリセット
されるため、二個目のパルスが送出されず、再度カウン
ト動作を行って二個のパルスをカウンタ３とAND回路４
に送出する。

カウンタ３は読取信号の立ち下がりで動作を開始し、NO
T回路９とフリップフロップ８に送出する信号は、第６
図カウンタ３出力に示す如く、カウンタ２出力が二
個CK端子に入力すると立ち下がる。しかし、データが
“1"の時は、端子Ａから入る読取信号の“1"を示すパル
スにより、リセットされるため、新たに二個のパルスが
入力した時立ち下がる。

又カウンタ３がAND回路４に送出する信号は、第６図カ
ウンタ出力に示す如く、カウンタ２出力の最初のパ
ルスの立ち下がりで“1"となり、次のパルスの立ち下が
りで“0"となるが、データが“1"の場合は最初のパルス
の立ち下がりで“1"となるが、“1"を示すデータにより
リセットされて“0"となり、カウンタ２出力の最初の
パルスに続いて送出される二個のパルスで立ち上がりと
立ち下がりの動作を行い、二個のパルスを送出する。

従って、AND回路４は第６図AND回路４出力に示す如
く、カウンタ２出力とカウンタ３出力が共に“1"の
時、“1"をアドレスカウンタ５とメモリ６とAND回路７
に送出する。アドレスカウンタ５はこのAND回路４出力
により、第６図アドレスに示す如く、アドレスをｎ、
ｎ＋１、ｎ＋２と順次インクリメントしてメモリ６に送
出する。

フリップフロップ８はＪ端子に“1"が入ると、Ｋ端子に
はNOT回路９により“0"が入力するため、CK端子に“1"
が入力した時セットされる。従って、データが“1"の時
セットされるため、第６図フリップフロップ８出力に
示す如く、Ｑ端子からデータが“0"の時は“0"を、デー
タが“1"の時は“1"を送出し、AND回路７からメモリ６
に、このデータが送出されて記録される。

〔発明が解決しようとする問題点〕

従来の読取再生回路では、一つのヘッドに対して第５図
に示す回路が一つ必要であり、複数のヘッドに対して同
数の読取再生回路を設ける必要がある。従って、磁気ス
トライプに複数のトラックを設けたデータ再生装置は高
価となると共に、部品点数が増加して信頼性も低下する
という問題がある。

〔問題点を解決するための手段〕

第１図は本発明の一実施例を示す回路のブロック図であ
る。

11〜13はヘッド、14〜16は増幅回路、17〜19は増幅回路
14〜16が増幅した読取信号をクロックの一周期の幅のパ
ルスに微分する微分回路、20〜22は微分回路17〜19が微
分した読取信号を夫々ラッチするラッチ回路である。

23はクロック発生回路、24はクロックを矩形波に変換す
るNOT回路、25はNOT回路24の送出する矩形波からサンプ
リング信号を発生するサンプリング信号発生回路、26,2
7はAND回路、28,29はOR回路、30はサンプリング信号又
はクロックの周期でアドレスを送出するアドレスカウン
タである。

31はアドレスカウンタ30の送出するアドレスをバスを経
てプロセッサ37に送出する入力ポート、32はアドレスカ
ウンタ30の送出するアドレスでデータを記憶するメモ
リ、33〜35はメモリ32から読出されたデータを各トラッ
ク別に夫々選択するAND回路、36はOR回路、37はメモリ3
2に対するデータの書込み／読出しを制御するプロセッ
サである。

38はプロセッサ37の指示に基づき各種の制御信号を送出
する出力ポート、39〜40はNOT回路である。

プロセッサ37は出力ポート38を経てAND回路26をオンと
し、サンプリング信号発生回路25が送出するサンプリン
グ信号で、アドレスカウンタ30を動作させ、メモリ32に
ラッチ回路20〜22が送出する読取信号を記憶させた後、
AND回路27をオンとして高速のクロックをアドレスカウ
ンタ30とメモリ32に送出させ、AND回路33〜35を順次オ
ンとして、各トラック毎の読取信号をOR回路36、NOT回
路41を経てOR回路29を介し、アドレスカウンタ30に送
り、読取信号の変化点毎にアドレスカウンタ30が停止す
る度に、このアドレスを記憶すると共に、アドレスカウ
ンタ30を起動し、所定の距離に“1"があるか否かを演算
して、データを再生する構成とする。

〔作用〕

上記構成とすることにより、プロセッサ37はサンプリン
グ信号発生回路25が送出するサンプリング信号により、
ラッチ回路20〜22に該サンプリング信号とは非同期に発
生する読取信号の変化点をラッチさせることで、安定し
た状態でメモリ32に記憶させることが可能となり、且つ
高速のクロックでメモリ32から読取信号を読出させ、各
ヘッド11〜13に対応した読取信号をAND回路33〜35によ
り選択させることで、前記変化点の位置を、変化点毎に
停止するアドレスカウンタ30から得られることにより、
所定の距離にあるデータの“1"か“0"を判定することが
可能となるため、データ再生装置を簡易化することが出
来る。

〔実施例〕

第２図は第１図の動作を説明するタイムチャートで、第
３図は各部波形を説明する図である。

第１図において、クロック発生回路23は基本となるクロ
ックを発生し、NOT回路24により矩形波としてサンプリ
ング信号発生回路25とAND回路27と微分回路17〜19に送
出する。サンプリング信号発生回路25は、このクロック
から第２図サンプリング信号に示す如きサンプリング信
号を作成し、AND回路26に送出する。

ヘッド11〜13は磁気ストライプの各トラックに位置付け
され、トラックに沿って移動することで、各トラックに
記録されているデータを読取る。この読取られた波形は
第３図（ａ）のヘッド出力に示す如くである。増幅回路
14〜16は夫々ヘッド11〜13が読取ったデータを増幅し、
第３図（ａ）の増幅回路出力に示す如き矩形波とする。

微分回路17〜19はクロック発生回路23がNOT回路24を経
て送出する第３図（ｂ）のクロックに示す如きクロック
に基づき、この矩形波を微分し、第３図（ａ）の微分回
路出力に示す如きパルスとする。このパルスの幅は図示
する如くクロックの一周期分である。

プロセッサ37は出力ポート38を経てAND回路26に“1"
を、AND回路27に“0"を送出し、サンプリング信号をOR
回路28を経てアドレスカウンタ30と、ラッチ回路20〜22
に送出し、NOT回路39を経てメモリ32に第２図書込信号
に示す如き書込信号を送出する。

ラッチ回路20は微分回路17が送出する第２図読取信号
に示す如き読取信号をラッチし、第２図ラッチ回路出
力に示す如き出力をメモリ32に送出する。同様にラ
ッチ回路21は微分回路18が送出する読取信号を、ラッ
チ回路出力に示す如くラッチし、メモリ32に送出す
る。又ラッチ回路22は微分回路19が送出する読取信号
を、ラッチ回路出力の示す如くラッチメモリ32に送出
する。

プロセッサ37は出力ポート38経てOR回路29を介し、アド
レスカウンタ30をイネーブルとし、サンプリング信号に
同期して、第２図アドレスに示す如くアドレスをメモリ
32に送出させ、例えば第１ビットにラッチ回路20が送出
するラッチ回路出力を、第２ビットにラッチ回路21が
送出するラッチ回路出力を、第３ビットにラッチ回路
22が送出するラッチ回路出力を、NOT回路39が送出す
る書込信号によりメモリ32に記憶させる。

即ち、第２図の例では、アドレス（１）の第１ビットは
“1"、第２ビットは“0"、第３ビットは“1"であり、ア
ドレス（２）の第１ビットは“0"、第２ビットは“1"、
第３ビットは“0"であり、アドレス（３）の第１ビット
は“0"、第２ビットは“0"、第３ビットは“0"であり、
アドレス（４）の第１ビットは“1"、第２ビットは
“0"、第３ビットは“1"であり、アドレス（５）の第１
ビットは“0"、第２ビットは“0"、第３ビットは“0"で
ある。

上記の如くに一度の走査で磁気ストライプ上のデータを
メモリ32に記憶させた後、プロセッサ37は出力ポート38
からを経て、アドレスカウンタ30のアドレスを初期値
に戻す指示を与え、AND回路27に“1"を送出し、AND回路
26には“0"を送出する。従って、OR回路28を経てクロッ
クがアドレスカウンタ30に、NOT回路40を経てメモリ32
にクロックが送出される。

プロセッサ37は出力ポート38からOR回路29を経てアドレ
スカウンタ30をイネーブルとし、メモリ32にクロックに
同期してアドレスを送出させ、AND回路33に“1"を送出
する。従って、メモリ32からは各アドレス毎に第１ビッ
トの状態が読出され、OR回路36を経て入力ポート31とNO
T回路41、OR回路29を経てアドレスカウンタ30に送出さ
れる。

OR回路36から“1"が送出されると、NOT回路41は“0"を
送出しアドレスカウンタ30はディセーブルとなって停止
する。入力ポート31はこの時のアドレスカウンタ30が送
出している。アドレスをプロセッサ37に通知する。

プロセッサ37は出力ポート38を経てOR回路29に“1"を送
出させ、アドレスカウンタ30を再びイネーブルとしてア
ドレスを送出させる。次にOR回路36から“1"が送出され
ると再びアドレスカウンタ30は停止し、入力ポート31か
らその時のアドレスがプロセッサ37に通知される。

プロセッサ37は前のアドレスと今度のアドレスから、最
初の変化点から次の変化点までの距離をサプリング信号
間隔から算出する。この距離がデータの“1"の存在すべ
き範囲内であればデータが“1"であると判定し、それよ
り長ければデータは“0"であったと判定し、ヘッド11が
読取ったトラックに記録されたデータの再生を行う。

次いでプロセッサ37はAND回路34に“1"を送出し、アド
レスカウンタ30を初期値に戻して、上記同様にメモリか
ら第２ビットを読出させ、ヘッド12が読取ったトラック
に記録されたデータの再生を行う。同様にしてプロセッ
サ37はAND回路35に“1"を送出し、ヘッド13が読取った
トラックのデータの再生を行う。

第４図は本発明の他の実施例を示す回路のブロック図で
ある。

第４図は第１図にカウンタ42とOR回路43を追加したもの
で、データをメモリ32に記憶させる動作は第１図と同じ
である。

メモリ32からデータを読出す場合、プロセッサ37は出力
ポート38からを経てアドレスカウンタ30を初期値に戻
し、を経てカウンタ42を初期値に戻し、AND回路27に
“1"を送出して、クロックをカウンタ42とアドレスカウ
ンタ30に供給する。

又、OR回路29と43を経てアドレウカウンタ30とカウンタ
42をイネーブルとし、アドレスカウンタ30からメモリ32
にアドレスを送出させ、カウンタ42から入力ポート31に
カウンタ42のカウント値を送出させる。

OR回路36から“1"が送出されると、NOT回路41は“0"を
送出しアドレスカウンタ30とカウンタ42はディセーブル
となって停止する。入力ポート31はこの時のカウンタ42
のカウント値をプロセッサ37に通知する。

プロセッサ37は出力ポート38を経てOR回路29と43に“1"
を送出させ、アドレスカウンタ30とカウンタ42を再びイ
ネーブルとしてアドレスとカウント値を送出させる。次
にOR回路36から“1"が送出されると再びアドレスカウン
タ30は停止し、入力ポート31からその時のカウンタ42の
カウント値がプロセッサ37に通知される。

プロセッサ37は前のカウント値と今度のカウント値か
ら、最初の変化点から次の変化点までの距離をサンプリ
ング信号間隔から算出する。この距離がデータの“1"の
存在すべき範囲内であればデータが“1"であると判定
し、それより長ければデータは“0"であったと判定し、
前記同様トラックに記録されたデータの再生を行う。

本実施例は磁気ストライプに付いて説明したが、複数の
ヘッドによりデータを読取るバーコードリーダ等にも適
用することが出来る。

〔発明の効果〕

以上説明した如く、本発明は複数のヘッドが読取ったデ
ータを、一つの読取再生回路で再生することが可能であ
り、部品点数を減少させることで、データ再生装置のコ
ストを下げると共に、信頼性を向上させることが出来
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロック図、 第２図は第１図の動作を説明するタイムチャート、 第３図は各部の波形を説明する図、 第４図は本発明の他の実施例を示す回路のブロック図、 第５図は従来の読取再生回路の一例を示すブロック図、 第６図は第５図の動作を説明するタイムチャートであ
る。 図において、 1,2,3,42はカウンタ、 4,7,26,27,33,34,35はAND回路、 5,30はアドレスカウンタ、 6,32はメモリ、８はフリップフロップ、 9,24,39,40,41はNOT回路、 10はスイッチ、11〜13はヘッド、 14〜16は増幅回路、17〜19は微分回路、 20〜22はラッチ回路、23はクロック発生回路、 25はサンプリング信号発生回路、 28,29,36,43はOR回路、 31は入力ポート、37はプロセッサ、 38は出力ポートである。

Claims (2)

【特許請求の範囲】
1. 【請求項１】基準となるクロックを発生するクロック発
   生回路（23）と、 該クロック発生回路（23）が送出するクロックから、ヘ
   ッド（11）（12）（13）が読取る記録の変化点信号周期
   より高い周波数のサンプリング信号を作成するサンプリ
   ング信号発生回路（25）と、 該ヘッド（11）（12）（13）が読取る変化点信号を前記
   サンプリング信号に基づきラッチするラッチ回路（20,2
   1,22）と、 前記サンプリング信号又はクロックによりカウント値が
   更新されるアドレスカウンタ（30）と、 該アドレスカウンタ（30）の送出するカウント値毎に前
   記ラッチ回路（20,21,22）がラッチした変化点信号を、
   前記サンプリング信号により記録すると共に、前記クロ
   ックにより読出されるメモリ（32）と、 該メモリ（32）から変化点信号が読出される毎に前記ア
   ドレスカウンタ（30）の更新を停止させる第１のゲート
   手段（33,34,35）と、 前記クロックとサンプリング信号とを切替えて該アドレ
   スカウンタ（30）と該メモリ（32）に送出する第２のゲ
   ート手段（26,27）と、 該メモリ（32）に変化点信号を記録する際は第２のゲー
   ト手段（26,27）を制御してサンプリング信号を送出さ
   せ、メモリ（32）から変化点信号を読出す際は第２のゲ
   ート手段（26,27）を制御してアドレスカウンタ（30）
   とメモリ（32）にクロックを送出させると共に、第１の
   ゲート手段（33,34,35）を制御してメモリ（32）から読
   出される変化点信号を各ヘッド別に夫々読出させ、変化
   点信号が読出される度に停止するアドレスカウンタ（3
   0）を再度起動するプロセッサ（37）とを備えて成り、 メモリ（32）から各ヘッド別に読出される変化点毎に停
   止するアドレスカウンタ（30）のカウント値に基づき、
   読出された変化点毎の距離を演算して、記録されたデー
   タの再生を行うことを特徴とする再生装置。
2. 【請求項２】上記データ再生装置において、 クロックによりカウント値を更新し、メモリ（32）から
   変化点信号が読出される度に更新を停止し、プロセッサ
   （37）からの指示により再起動するカウンタ（42）を設
   け、 該カウンタ（42）の計数値に基づき、読出された変化点
   毎の距離を演算して、記録されたデータの再生を行うこ
   とを特徴とする特許請求の範囲第１項記載のデータ再生
   装置。