JPH0748523B2 - プログラム特性を改善したワンタイムプログラム可能な素子の製造方法 - Google Patents

プログラム特性を改善したワンタイムプログラム可能な素子の製造方法

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JPH0748523B2
JPH0748523B2 JP5040720A JP4072093A JPH0748523B2 JP H0748523 B2 JPH0748523 B2 JP H0748523B2 JP 5040720 A JP5040720 A JP 5040720A JP 4072093 A JP4072093 A JP 4072093A JP H0748523 B2 JPH0748523 B2 JP H0748523B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法、特に不揮発メモリのような半導体装置のプログラム
特性を改善したアンチフューズ素子の製造方法に関す
る。
【０００２】
【従来の技術】リードオンリーメモリ（ＲＯＭ）は、ダ
イオード、バイポーラ、あるいは電界効果トランジスタ
ーのような半導体装置のアレイから構成されており、
“１”又は“０”の二値のデータを蓄えるために相互接
続されている。ＲＯＭは、プログラムされたデータのメ
モリアレイとメモリアレイ中の所定のアドレスデータを
選択するためデコーダとからなる。ＲＯＭには、３つの
基本的なタイプ、すなわちマスクプログラマブルＲＯ
Ｍ、書換え可能なプログラマブルＲＯＭ（ＥＰＲＯ
Ｍ）、及びフィールドプログラマブルＲＯＭ（ＰＲＯ
Ｍ）があるが、本発明は、ＰＲＯＭに関する。
【０００３】ＰＲＯＭは、アレイの列と行との交点にフ
ューズ素子あるいはアンチフューズ素子のいずれかのス
イッチング素子を設けて構成される。ＰＲＯＭ中にデー
タを蓄えるために、該素子は、ＰＲＯＭライターによっ
て供給される適当な電圧パルスにより選択的にプログラ
ムされる。フューズ素子又はアンチフューズ素子の選択
は、設計による。該素子は、一度、プログラムされる
と、そのデータはメモリアレイ中に永久に蓄積される。
【０００４】
【発明が解決しようとする課題】しかしながら、アンチ
フューズ素子は、通常１４−２０Ｖのプログラミングパ
ルスで破壊する。もし、このパルス電圧が下げられるこ
とができれば、ＰＲＯＭは、ダメージ電圧を受けること
がより少なくなる。実際、大きな電圧を制御するには大
きなサイズのトランジスタが必要であるが、プログラミ
ングパルス電圧が、トランジスタの通常の動作電圧に近
づくほど、トランジスタのサイズは小さくすることが可
能となる。それによって、トランジスタのパンチスル
ー、ゲート絶縁破壊等の問題をなくすことができる。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、局所的な電界増強の拡散領域を
設けたアンチフューズ素子を開発することによってプロ
グラミングパルス電圧を実質的に低下させることを目的
とする。
【０００６】
【課題を解決するための手段】本発明は、局所的な電界
増強の拡散領域を利用することによってアンチフューズ
素子のプログラム特性を改良することにある。アンチフ
ューズ素子を用いた半導体装置の製造工程において、ア
クセス線、すなわちワード線を形成した後、トレンチを
隣接するアクセス線間に拡散領域を貫通して自己整合で
形成する。アクセス線のスペーサのエッチバックに続い
て、重いドーズをスペーサのエッチバックの結果形成さ
れた拡散領域のエッジ部分に低エネルギーのイオン注入
でドープすると同時にトレンチの底部にも同様にドープ
する。アンチフューズ絶縁層を形成した後、第２の導電
性のアクセス線、すなわちソース線を形成する。このア
クセス線をプログラム可能なアンチフューズ素子として
作用するためにトレンチ内に埋込む。拡散領域中で重い
ドーズのドープされた領域は、プログラム電圧レベルを
低下させ、さらにアンチフューズ絶縁層の耐絶縁破壊を
もたらす。
【０００７】
【作用】本発明におけるアンチフューズ素子のプログラ
ム特性改良工程は、拡散領域を貫通してトレンチを形成
した後に、該拡散領域中に重いドーズのドープされた局
所的な電界増強の領域を形成し、その後トレンチ内にア
ンチフューズ絶縁層、導電層を埋込ませてアンチフュー
ズ素子を形成することでプログラム電圧を低下させ、か
つアンチフューズ素子の耐絶縁破壊をもたらす。
【０００８】なお、本発明は、局所的な電界増強の拡散
領域を用いてＰＲＯＭのアンチフューズ素子のプログラ
ム特性を改良することを提供するが、プログラマブルロ
ジックアレイ（ＰＬＡ）、プログラムアレイロジック
（ＰＡＬ）、ＤＲＡＭ、あるいはロジックデバイスのよ
うな他の半導体装置にこの技術を適用することは当業者
にとって容易であろう。例えば、ＤＲＡＭにおいて、ア
ンチフューズ素子は、冗長性の修繕のため、又はあるオ
プションを選択するための手段を提供するための回路に
用いられる。
【０００９】
【実施例】本発明は、図２−８の製造工程に示されるよ
うに基板に形成された局所的な電界増強の拡散領域を利
用することによってアンチフューズ素子のプログラム特
性を向上することにある。
【００１０】図２は、ワンタイムプログラム可能な素子
の形成に先立って形成されるＰＲＯＭの通常の製造工程
中の一工程のウエハ部の断面図である。この断面図は、
パターニングされたポリＳｉ１４からなるワード線１５
と薄いゲート絶縁膜１２によって基板１０から分離さ
れ、パターニングされた絶縁層１３とを示す。ワード線
スペーサ１６は、拡散領域１１が、所定の導電型にドー
プされた後、ワード線１５を完全に絶縁するために形成
される。拡散領域１１は、最初にＮ+ にドープされる
（図２ｂ）か、又はＬＤＤ構造を作る場合にはスペーサ
１６の形成に先立ってＮ- にドープされた後（図２
ａ）、Ｎ+ 導電性を形成するため重いドーズをイオン注
入でドープされる。
【００１１】図３又は４において、マスク２１、例えば
ホトレジストは、隣り合うワード線１５間をつなぐ領域
を露出するようにパターニングされる。次に、エッチン
グが行なわれ、基板１０内にトレンチ２２が形成され、
拡散領域１１を分断する。トレンチ２２は、スペーサ１
６による隣り合うワード線１５を自己整合して形成され
る。
【００１２】ＬＤＤプロセスを採用する場合、本発明は
図５、次に図７の工程となるが、最初に重いドーズ注入
が行なわれる場合には、図６、次に図８の工程となる。
【００１３】図５のＬＤＤプロセスの場合、マスク２１
は、そのまま残しておき、スペーサ１６は、フッ化水素
でエッチングされて削られ、拡散領域１１のシャープな
エッジ部３１が露出される。次に、ひ素のような重いド
ーズが、低エネルギーのイオン注入で拡散領域１１にド
ープされ、露出されたエッジ部３１はＮ+ 領域を形成す
る。このイオン注入は、同時にトレンチ２２の底部にも
行なわれ、該底部は、Ｎ+ 領域を形成する。
【００１４】図４ｂのＬＤＤプロセスを採用しない場
合、マスク２１は、そのまま残しておき、スペーサ１６
は、フッ化水素でエッチングされて削られ、拡散領域１
１のシャープなエッジ部３１が露出される。
【００１５】図３及び図５のＬＤＤプロセスは、次に図
７、また図４及び図６のＬＤＤプロセスを採らないプロ
セスは、次に図８のプロセスをそれぞれとる。
【００１６】図７又は図８において、アンチフューズ絶
縁層４１は、通常高い誘電体特性を備えた薄い絶縁物か
らなり、ポリＳｉ４２の堆積の後に堆積される。ポリＳ
ｉ４２は、トレンチ２２に埋込まれてメモリアレイのア
クセス線、すなわちソース線として作用する。
【００１７】プログラム可能なアンチフューズ素子は、
Ｎ- 拡散領域１１でＮ+ にドープされたエッジ部３１と
アンチフューズ絶縁層４１によって分離されたポリＳｉ
４２との間に形成される。Ｎ+ エッジ部３１はＬＤＤプ
ロセスを採るか否かにかかわらず本発明によって得られ
たものである。
【００１８】このＮ+ エッジ部３１は、アンチフューズ
素子が一度絶縁層４１を破壊するプログラミングパルス
を受けると、高い電磁電界（Ｅ−電界）を生じ、Ｎ+ エ
ッジ部３１、そして最終的に拡散領域１１を短絡させ
る。Ｅ−電界の強化は、通常使われるプログラミング電
圧よりより低い電圧でアンチフューズ絶縁層４１を実質
的に破壊をもたらす。
【００１９】例えば、プログラミング電圧パルスは、通
常１４−２０Ｖ、もしくはそれ以上の範囲にある。この
ことは、形成されるトランジスタがダメージを受けるこ
となしに電圧スパイクを制御するには、そのトランジス
タサイズを十分に大きくしなければならないことを意味
する。本発明によれば、アンチフューズ素子は、１４Ｖ
以下のパルス電圧を用いてプログラムすることが可能と
なり、実験によれば、１０〜１２Ｖで十分に可能である
ことが証明された。
【００２０】
【発明の効果】プログラミング電圧をより低くできるの
みならず、その周期も短くできるので、アクセストラン
ジスタは、そのプログラミングパルスに一致してサイズ
を小さくすることができる。通常のプログラミング方法
を用いる場合、プログラミングのパルス巾は数百μsec
であるのに対し、本発明の場合そのパルス巾は５０μse
c 以下に減ずることが可能となる。
【図面の簡単な説明】
【図１】図５及び図６にアンチフューズ絶縁層及びワー
ドラインとしてのポリＳｉを堆積したウエハの断面図を
示す。
【図２】ＰＲＯＭの製造工程において、ワード線、ワー
ド線スペーサ及び拡散領域を形成したウエハの断面図を
示す。
【図３】図２においてマスクを設けて、自己整合をして
トレンチを形成したウエハの断面図を示す。
【図４】図２においてマスクを設けて、自己整合をして
トレンチを形成したウエハの断面図を示す。
【図５】図３及び図４の工程に続いてスペーサをエッチ
バックしたウエハの断面図を示す。
【図６】図３及び図４の工程に続いてスペーサをエッチ
バックしたウエハの断面図を示す。
【図７】図５及び図６の工程に続いてアンチフューズ絶
縁層及びワード線としてのポリＳｉを堆積したウエハの
断面図を示す。
【図８】図５及び図６の工程に続いてアンチフューズ絶
縁層及びワード線としてのポリＳｉを堆積したウエハの
断面図を示す。
【符号の説明】
１０ 基板 １１ 拡散領域 １３ 絶縁層 １５ アクセス線 １６ 絶縁体スペーサ ２２ トレンチ ３１ エッジ部 ４１ アンチフューズ絶縁層 ４２ 導電層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４３１ 7210−4Ｍ 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｎ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ａ）基板に所定の導電型の元素をドープ
    して拡散領域（１１）を形成した後に、該拡散領域に隣
    接して隣り合うアクセス線（１５）をマスクして該拡散
    領域の一部を露出する工程と、前記アクセス線（１５）
    は、絶縁層（１３）で覆われた活性金属−酸化物トラン
    ジスタと絶縁分離のための絶縁体スペーサ（１６）とソ
    ース／ドレイン領域の拡散領域（１１）とからなるアク
    セス装置で構成され、 ｂ）前記露出された拡散領域を貫通してトレンチを形成
    して前記拡散領域（１１）を分断し、かつ前記絶縁体ス
    ペーサ（１６）の外側下部を自己整合して前記分断され
    た拡散領域中にエッジ部（３１）を形成する工程と、 ｃ）前記絶縁体スペーサ（１６）をエッチバックして前
    記分断された拡散領域（１１）の前記エッジ部を露出す
    る工程と、 ｄ）前記トレンチ（２２）、前記露出したエッジ部及び
    前記絶縁体スペーサ（１６）上を覆って絶縁層（４１）
    を形成する工程と、 ｅ）前記絶縁層（４１）上を覆って導電層（４２）を形
    成して、前記分断された拡散領域（１１）と前記導電層
    （４２）との間にはさまれて設けられた前記絶縁層（４
    １）からなるプログラム可能な素子を形成する工程とか
    るなる半導体装置のプログラム特性を改善したワンタイ
    ムプログラム可能な素子の製造方法。
  2. 【請求項２】 ａ）基板に第１導電型の重いドーズをド
    ープして拡散領域（１１）を形成した後に、該拡散領域
    （１１) に隣接して隣り合うアクセス線（１５）をマス
    クして、該拡散領域の一部を露出する工程と、 前記アクセス線（１５）は、絶縁層（１３）で覆われた
    活性金属−酸化物トランジスタと絶縁分離のための絶縁
    体スペーサ（１６）とソース／ドレイン領域の拡散領域
    （１１）とからなるアクセス装置で構成され、 ｂ）前記露出された拡散領域を貫通してトレンチを形成
    して、前記拡散領域（１１）を分断し、かつ前記絶縁体
    スペーサ（１６）の外側下部を自己整合して前記分断さ
    れた拡散領域中にエッジ部（３１）を形成する工程と、 ｃ）前記絶縁体スペーサ（１６）をエッチバックして前
    記分断された拡散領域（１１）の前記エッジ部を露出す
    る工程と、 ｄ）前記露出されたエッジ部に第２の導電型の重いドー
    ズをドープして、第２の導電型のエッジ部（３１）を形
    成する工程と、 ｅ）前記トレンチ（２２）、前記エッジ部及び前記絶縁
    体スペーサ（１６）上を覆って絶縁層（４１）を形成す
    る工程と、 ｆ）前記絶縁層（４１）上を覆って導電層（４２）を形
    成して、前記分断された拡散領域（１１）と前記導電層
    （４２）との間にはさまれて設けられた絶縁層（４１）
    からなるプログラム可能な素子を形成する工程とからな
    る半導体装置のプログラム特性を改善したワンタイムプ
    ログラム可能な素子の製造方法。
  3. 【請求項３】 ａ）Ｎ+ 拡散領域（１１）に隣接して隣
    り合うアクセス線（１５）をマスクして該拡散領域の一
    部を露出する工程と、 前記アクセス線（１５）は、絶縁層（１３）で覆われた
    活性金属−酸化物トランジスタと絶縁分離のための絶縁
    体スペーサ（１６）とソース／ドレイン領域の前記Ｎ+
    拡散領域（１１）とからなるアクセス装置で構成され、 ｂ）前記露出されたＮ+ 拡散領域（１１）を貫通してト
    レンチを形成して、 前記拡散領域（１１）を分断し、かつ前記絶縁体スペー
    サ（１６）の外側下部を自己整合して前記分断されたＮ
    + 拡散領域にエッジ部（３１）を形成する工程と、 ｃ）前記絶縁体スペーサ（１６）をエッチバックして、
    分断されたＮ+ 拡散領域（１１）の前記エッジ部を露出
    する工程と、 ｄ）前記トレンチ（２２）、前記露出されたエッジ及び
    前記絶縁体スペーサ（１６）上を覆って絶縁層（４１）
    を形成する工程と、 ｅ）前記絶縁層（４１）上を覆って導電層（４２）を形
    成して、 前記分断されたＮ+ 拡散領域（１１）と前記導電層（４
    ２）との間に設けられた絶縁層（４１）からなるプログ
    ラム可能な素子を形成する工程とからなる半導体装置の
    プログラム特性を改善したワンタイムプログラム可能な
    素子の製造方法。
  4. 【請求項４】 ａ）Ｎ+ 拡散領域（１１）に隣接して隣
    り合うアクセス線（１５）をマスクして前記Ｎ+ 拡散領
    域の一部を露出する工程と、 前記アクセス線（１５）は、絶縁層（１３）で覆われた
    活性金属−酸化物トランジスタと絶縁分離のための絶縁
    体スペーサ（１６）とソース／ドレイン領域の前記Ｎ+
    拡散領域（１１）とからなるアクセス装置で構成され、 ｂ）前記露出されたＮ+ 拡散領域（１１）を貫通してト
    レンチを形成して、 前記拡散領域（１１）を分離し、かつ前記絶縁体スペー
    サ（１６）の外側下部を自己整合して前記分断された拡
    散領域にエッジ部（３１）を形成する工程と、 ｃ）前記絶縁体スペーサをエッチバックして分断された
    Ｎ+ 拡散領域（１１）の前記エッジ部を露出する工程
    と、 ｄ）前記露出されたエッジ部にＮ- のドーズをドープし
    て、Ｎ- エッジ部を形成する工程と、 ｅ）前記トレンチ（２２）、前記エッジ部及び前記絶縁
    体スペーサ（１６）上を覆って絶縁層（４１）を形成す
    る工程と、 ｆ）前記絶縁層（４１）上を覆って導電層を形成して、
    前記分断されたＮ- 拡散領域（１１）と前記導電層（４
    ２）との間に設けられた前記絶縁層（４１）からなるプ
    ログラム可能なアンチフューズ素子を形成する工程とか
    らなる半導体装置のプログラム特性を改善したワンタイ
    ムプログラム可能な素子の製造方法。
  5. 【請求項５】 前記プログラム可能な素子は、プログラ
    ム可能なアンチフューズであることを特徴とする請求項
    １及び２記載の半導体装置のプログラム特性を改善した
    ワンタイムプログラム可能な素子の製造方法。
  6. 【請求項６】 前記半導体装置は、不揮発性メモリ、Ｐ
    ＲＯＭ、及びＤＲＡＭから本質的になる群から選択され
    るメモリであることを特徴とする請求項１，２，３及び
    ４記載の半導体装置のプログラム特性を改善したワンタ
    イムプログラム可能な素子の製造方法。
  7. 【請求項７】 前記導電型は、Ｎ+ 及びＰ+ から本質的
    になる群から選択されることを特徴とする請求項１記載
    の半導体装置のプログラム特性を改善したワンタイムプ
    ログラム可能な素子の製造方法。
  8. 【請求項８】 前記エッジ部は、プログラミングパルス
    が与えられている間、前記アクセス装置に該装置以外の
    アンチフューズ界面の電磁電界より大きい電磁電界を生
    じさせることを特徴とする請求項１，２，３及び４記載
    の半導体装置のプログラム特性を改善したワンタイムプ
    ログラム可能な素子の製造方法。
  9. 【請求項９】 前記プログラム可能な素子をプログラム
    するために用いられる前記プログラミングパルスは、５
    ０μsec 以下で１４Ｖ以下の電圧パルスであることを特
    徴とする請求項８記載の半導体装置のプログラム特性を
    改善したワンタイムプログラム可能な素子の製造方法。
  10. 【請求項１０】 前記第１の導電型は、Ｎ- 及びＰ- か
    ら本質的になる群から選択され、前記第２の導電型は、
    Ｎ+ 及びＰ+ から本質的になる群から選択されることを
    特徴とする請求項２記載の半導体装置のプログラム特性
    を改善したワンタイムプログラム可能な素子の製造方
    法。
JP5040720A 1992-02-07 1993-02-05 プログラム特性を改善したワンタイムプログラム可能な素子の製造方法 Expired - Fee Related JPH0748523B2 (ja)

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