JPH0748529B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0748529B2 JPH0748529B2 JP63305002A JP30500288A JPH0748529B2 JP H0748529 B2 JPH0748529 B2 JP H0748529B2 JP 63305002 A JP63305002 A JP 63305002A JP 30500288 A JP30500288 A JP 30500288A JP H0748529 B2 JPH0748529 B2 JP H0748529B2
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、単一の半導体基板上に機能論理回路や情報記
憶回路等を複合形成した多機能形の半導体装置及びその
製造方法に係わり、特に情報記憶回路として、不揮発性
を有する浮遊ゲート型メモリを使用し、不揮発性メモリ
内蔵の１チップ型マイコンとして、例えばICカード用の
装置等の広範な用途に用いて最適な半導体装置及びその
製造方法に関する。
憶回路等を複合形成した多機能形の半導体装置及びその
製造方法に係わり、特に情報記憶回路として、不揮発性
を有する浮遊ゲート型メモリを使用し、不揮発性メモリ
内蔵の１チップ型マイコンとして、例えばICカード用の
装置等の広範な用途に用いて最適な半導体装置及びその
製造方法に関する。
（従来の技術） 電気的にプログラム可能で、不揮発性を有するメモリ
（半導体装置）としては、第３図及び第４図に示すEPRO
MやE2PROMが一般に知られている。
（半導体装置）としては、第３図及び第４図に示すEPRO
MやE2PROMが一般に知られている。
即ち、第３図に示すEPROMは、シリコン基板（半導体基
板）20上の厚い酸化膜で形成した各素子分離膜21,21間
に、ゲート絶縁膜（酸化膜）2aを介して浮遊ゲート2b
を、更にこの上にゲート間絶縁膜（酸化膜）2cを介して
制御ゲート2dを夫々設けるとともに、前記シリコン基板
20の上面の前記浮遊ゲート2bを挾む位置に該基板20と逆
伝導型のドレイン2e及びソース2fを形成したEPROMセル
２を設けたものである。
板）20上の厚い酸化膜で形成した各素子分離膜21,21間
に、ゲート絶縁膜（酸化膜）2aを介して浮遊ゲート2b
を、更にこの上にゲート間絶縁膜（酸化膜）2cを介して
制御ゲート2dを夫々設けるとともに、前記シリコン基板
20の上面の前記浮遊ゲート2bを挾む位置に該基板20と逆
伝導型のドレイン2e及びソース2fを形成したEPROMセル
２を設けたものである。
そして、情報の書き込みは、ソース2fを接地し、ドレイ
ン2e及び制御ゲート2dに高電圧を印加して、ドレイン2e
の近傍で発生したホットキャリアを浮遊ゲート2bに注入
することによって行われ、情報の消去は、パッケージに
設けられた石英窓（図示せず）を通して紫外線を照射し
て、浮遊ゲート2bに蓄積した電子を放出することによっ
て行われるようなされている。
ン2e及び制御ゲート2dに高電圧を印加して、ドレイン2e
の近傍で発生したホットキャリアを浮遊ゲート2bに注入
することによって行われ、情報の消去は、パッケージに
設けられた石英窓（図示せず）を通して紫外線を照射し
て、浮遊ゲート2bに蓄積した電子を放出することによっ
て行われるようなされている。
また、第４図に示すE2PRPMは、シリコン基板（半導体基
板）30上の各素子分離膜31,31間に、ゲート絶縁膜（酸
化膜）3aを介して浮遊ゲート3bとトランジスタゲート3c
とを並列的に、更にこの浮遊ゲート3b上にゲート間絶縁
膜（酸化膜）3dを介して制御ゲート3eを夫々設けるとと
もに、前記シリコン基板30の上面に該基板30と逆伝導型
の不純物領域3fとドレイン3g及びソース3hとを夫々形成
することによって、選択用トランジスタ3iとメモリトラ
ンジスタ3jとを並列的に構成し、更に前記不純物領域3f
と浮遊ゲート3bの間のゲート絶縁膜3aの一部に薄肉のト
ンネル絶縁膜3a′を形成したE2PRPMセル３を設けたもの
である。
板）30上の各素子分離膜31,31間に、ゲート絶縁膜（酸
化膜）3aを介して浮遊ゲート3bとトランジスタゲート3c
とを並列的に、更にこの浮遊ゲート3b上にゲート間絶縁
膜（酸化膜）3dを介して制御ゲート3eを夫々設けるとと
もに、前記シリコン基板30の上面に該基板30と逆伝導型
の不純物領域3fとドレイン3g及びソース3hとを夫々形成
することによって、選択用トランジスタ3iとメモリトラ
ンジスタ3jとを並列的に構成し、更に前記不純物領域3f
と浮遊ゲート3bの間のゲート絶縁膜3aの一部に薄肉のト
ンネル絶縁膜3a′を形成したE2PRPMセル３を設けたもの
である。
そして、情報の書き込みは、このゲート絶縁膜3aのトン
ネル絶縁膜3a′でのトンネル電流によって行われる。こ
の場合、浮遊ゲート3bへの電荷の注入及び放出は、共に
高電圧パルスを制御ゲート3eまたは不純物領域3fに印加
することによって行われるので、電気的な消去が可能に
なされている。
ネル絶縁膜3a′でのトンネル電流によって行われる。こ
の場合、浮遊ゲート3bへの電荷の注入及び放出は、共に
高電圧パルスを制御ゲート3eまたは不純物領域3fに印加
することによって行われるので、電気的な消去が可能に
なされている。
一方、通常の論理デバイスとしては、第５図に示すよう
な構造が一般に採用されている。
な構造が一般に採用されている。
即ち、例えば相補型MOS構成の場合には、半導体基板
（Ｐ型シリコン基板）40上の各素子分離膜41,41間の夫
々の領域に、ゲート酸化膜4aを介してゲート4bを備える
とともに、基板40に該基板40と逆伝導型のドレイン4c及
びソース4dを形成したＮチャンネルトランジスタ４と、
この基板40と逆伝導型のウェル（ｎウェル）50上にゲー
ト酸化膜5aを介してゲート5bを備えるとともに、このウ
ェル50と逆伝導型のドレイン5c及びソース5dを形成した
Ｐチャンネルトランジスタ５とが配置され、これらを組
合わせて配線することにより、所望の機能を有する論理
デバイスが実現されている。
（Ｐ型シリコン基板）40上の各素子分離膜41,41間の夫
々の領域に、ゲート酸化膜4aを介してゲート4bを備える
とともに、基板40に該基板40と逆伝導型のドレイン4c及
びソース4dを形成したＮチャンネルトランジスタ４と、
この基板40と逆伝導型のウェル（ｎウェル）50上にゲー
ト酸化膜5aを介してゲート5bを備えるとともに、このウ
ェル50と逆伝導型のドレイン5c及びソース5dを形成した
Ｐチャンネルトランジスタ５とが配置され、これらを組
合わせて配線することにより、所望の機能を有する論理
デバイスが実現されている。
前記各デバイスは、従来、一般に各々別々に製造され、
個々の目的を有するメモリLSIまたは論理LSIとして供給
され、所望の組合わせにより使用されていた。
個々の目的を有するメモリLSIまたは論理LSIとして供給
され、所望の組合わせにより使用されていた。
（発明が解決しようとする課題） ところで、近年これらのデバイスを単一の半導体基板上
に形成し、メモリとロジックとを混載した１チップ化LS
Iの開発が進められている。特に、ICカードへの応用等
の面から不揮発性のメモリを混載したデバイスが必要と
なっている。
に形成し、メモリとロジックとを混載した１チップ化LS
Iの開発が進められている。特に、ICカードへの応用等
の面から不揮発性のメモリを混載したデバイスが必要と
なっている。
ここに、不揮発性メモリとしては、一般に前記EPROMやE
2PROM等の浮遊ゲート型の構造を持つものが一般的であ
るが、そのいずれもが、通常プログラム動作時に高電圧
が印加され、しかもEPROMやE2PROMとでは、使用してい
る電圧が異なっているため、ゲート絶縁膜の膜厚の設定
値も異なっている。更に、ロジックデバイスでは、この
ような高電圧を印加する必要がないため、素子の特性を
最大限に生かせるように、不揮発性メモリに比べると比
較的薄いゲート絶縁膜が一般に使用されている。
2PROM等の浮遊ゲート型の構造を持つものが一般的であ
るが、そのいずれもが、通常プログラム動作時に高電圧
が印加され、しかもEPROMやE2PROMとでは、使用してい
る電圧が異なっているため、ゲート絶縁膜の膜厚の設定
値も異なっている。更に、ロジックデバイスでは、この
ような高電圧を印加する必要がないため、素子の特性を
最大限に生かせるように、不揮発性メモリに比べると比
較的薄いゲート絶縁膜が一般に使用されている。
従って、これらのデバイスを単一の基板上に形成しよう
とする場合、各々のデバイスに必要とされる膜厚のゲー
ト絶縁膜を形成する必要があり、非常に繁雑な製造工程
となって、十分な歩留まりを確保することができないば
かりでなく、安定した特性のデバイスを製造することが
一般にかなり困難であるといった問題点があった。
とする場合、各々のデバイスに必要とされる膜厚のゲー
ト絶縁膜を形成する必要があり、非常に繁雑な製造工程
となって、十分な歩留まりを確保することができないば
かりでなく、安定した特性のデバイスを製造することが
一般にかなり困難であるといった問題点があった。
本発明は上記に鑑み、EPROMやE2PROM等の不揮発性のメ
モリと、ロジックデバイスを単一の半導体基板上に形成
するにあたり、使用するゲート絶縁膜の膜厚をできるだ
け統一することによって、製造プロセルを簡単にし、も
って製造工程の短縮化を図るとともに、製品特性のばら
つきの低減を図り、更に製造歩留まりの向上を図ったも
のを提供することを目的とする。
モリと、ロジックデバイスを単一の半導体基板上に形成
するにあたり、使用するゲート絶縁膜の膜厚をできるだ
け統一することによって、製造プロセルを簡単にし、も
って製造工程の短縮化を図るとともに、製品特性のばら
つきの低減を図り、更に製造歩留まりの向上を図ったも
のを提供することを目的とする。
（課題を解決するための手段） 上記目的を達成するため、本発明にかかる半導体装置
は、単一の半導体基板上に、浮遊ゲートを有し前記基板
内で発生したホットエレクトロンを注入してプログラム
を行う不揮発性メモリと、浮遊ゲートを有しトンネル電
流による電荷の注入及び放出を行ってプログラムを行う
不揮発性メモリと、所望の論理機能を有するロジック回
路とを形成するとともに、前記両不揮発性メモリのゲー
ト絶縁膜及びこれらの両不揮発性メモリに高電圧を供給
する回路としての高耐圧トランジスタのゲート絶縁膜を
同時に形成した同一膜厚の絶縁膜で構成したものであ
る。
は、単一の半導体基板上に、浮遊ゲートを有し前記基板
内で発生したホットエレクトロンを注入してプログラム
を行う不揮発性メモリと、浮遊ゲートを有しトンネル電
流による電荷の注入及び放出を行ってプログラムを行う
不揮発性メモリと、所望の論理機能を有するロジック回
路とを形成するとともに、前記両不揮発性メモリのゲー
ト絶縁膜及びこれらの両不揮発性メモリに高電圧を供給
する回路としての高耐圧トランジスタのゲート絶縁膜を
同時に形成した同一膜厚の絶縁膜で構成したものであ
る。
また、上記半導体装置の製造方法は、単一の半導体基板
上に不揮発性メモリのゲート絶縁膜となる厚肉の絶縁膜
を積層するとともに、この絶縁膜の上面に不揮発性メモ
リの浮遊ゲート形成用の第１の導電膜を積層し、ロジッ
ク回路形成領域に位置する前記絶縁膜及び導電膜を除去
した後、上面に不揮発性メモリのゲート間絶縁膜及びロ
ジック回路のゲート絶縁膜となる薄膜の絶縁膜とゲート
形成用の第２の導電膜とを順次積層し、エッチングを施
し半導体基板上の不要の絶縁膜及び導電膜を除去する工
程を経て、浮遊ゲートを有し前記基板内で発生したホッ
トエレクトロンを注入してプログラムを行う不揮発性メ
モリと、浮遊ゲートを有しトンネル電流による電荷の注
入及び放出を行ってプログラムを行う不揮発性メモリ
と、所望の論理機能を有するロジック回路とを該単一の
半導体基板上に形成するようにしたものである。
上に不揮発性メモリのゲート絶縁膜となる厚肉の絶縁膜
を積層するとともに、この絶縁膜の上面に不揮発性メモ
リの浮遊ゲート形成用の第１の導電膜を積層し、ロジッ
ク回路形成領域に位置する前記絶縁膜及び導電膜を除去
した後、上面に不揮発性メモリのゲート間絶縁膜及びロ
ジック回路のゲート絶縁膜となる薄膜の絶縁膜とゲート
形成用の第２の導電膜とを順次積層し、エッチングを施
し半導体基板上の不要の絶縁膜及び導電膜を除去する工
程を経て、浮遊ゲートを有し前記基板内で発生したホッ
トエレクトロンを注入してプログラムを行う不揮発性メ
モリと、浮遊ゲートを有しトンネル電流による電荷の注
入及び放出を行ってプログラムを行う不揮発性メモリ
と、所望の論理機能を有するロジック回路とを該単一の
半導体基板上に形成するようにしたものである。
（作用） 上記のように構成した本発明によれば、浮遊ゲートを有
し前記基板内で発生したホットエレクトロンを注入して
プログラムを行う不揮発性メモリと、浮遊ゲートを有し
トンネル電流による電荷の注入及び放出を行ってプログ
ラムを行う不揮発性メモリと、所望の論理機能を有する
ロジック回路とは、単一の半導体基板上に形成され、メ
モリとロジックとを混載した１チップ化LSIが実現でき
るとともに、前記両不揮発性メモリのゲート絶縁膜及び
これらの両不揮発性メモリに高電圧を供給する回路とし
ての高耐圧トランジスタのゲート絶縁膜は、同時に形成
した同一膜厚の絶縁膜で構成されているので、膜厚をで
きるだけ均一にして製造プロセスの簡略化を図ることが
できる。
し前記基板内で発生したホットエレクトロンを注入して
プログラムを行う不揮発性メモリと、浮遊ゲートを有し
トンネル電流による電荷の注入及び放出を行ってプログ
ラムを行う不揮発性メモリと、所望の論理機能を有する
ロジック回路とは、単一の半導体基板上に形成され、メ
モリとロジックとを混載した１チップ化LSIが実現でき
るとともに、前記両不揮発性メモリのゲート絶縁膜及び
これらの両不揮発性メモリに高電圧を供給する回路とし
ての高耐圧トランジスタのゲート絶縁膜は、同時に形成
した同一膜厚の絶縁膜で構成されているので、膜厚をで
きるだけ均一にして製造プロセスの簡略化を図ることが
できる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は、本発明に係る半導体装置の一実施例を示すも
ので、単一の半導体基板としてのＰ型シリコン基板10の
各素子分離膜11,11間の所定位置には、これと逆伝導型
のｎウェル12が形成されているとともに、この各素子分
離膜11,11間には、EPROMセル2,E2PROMセル3,ロジックＮ
チャンネルトランジスタ4,ロジックＰチャンネルトラン
ジスタ５及び上記EPROMセル2,E2PROMセル３に高電圧を
供給する回路としての高耐圧トランジスタ６が夫々形成
されている。
ので、単一の半導体基板としてのＰ型シリコン基板10の
各素子分離膜11,11間の所定位置には、これと逆伝導型
のｎウェル12が形成されているとともに、この各素子分
離膜11,11間には、EPROMセル2,E2PROMセル3,ロジックＮ
チャンネルトランジスタ4,ロジックＰチャンネルトラン
ジスタ５及び上記EPROMセル2,E2PROMセル３に高電圧を
供給する回路としての高耐圧トランジスタ６が夫々形成
されている。
このEPROMセル２は、前記第３図に示すものとほぼ同様
な構成で、ゲート絶縁膜（酸化膜）2aを介して浮遊ゲー
ト2bが、更にこの上にゲート間絶縁膜（酸化膜）2cを介
して制御ゲート2dが夫々設けられているとともに、この
浮遊ゲート2bを挾む位置に該基板10と逆伝導型のドレイ
ン2e及びソース2fが形成されて構成されている。
な構成で、ゲート絶縁膜（酸化膜）2aを介して浮遊ゲー
ト2bが、更にこの上にゲート間絶縁膜（酸化膜）2cを介
して制御ゲート2dが夫々設けられているとともに、この
浮遊ゲート2bを挾む位置に該基板10と逆伝導型のドレイ
ン2e及びソース2fが形成されて構成されている。
また、E2PROMセル３は、前記第４図に示すものとほぼ同
様な構成で、ゲート絶縁膜（酸化膜）3aを介して浮遊ゲ
ート3b及びトランジスタゲート3cとが並列的に、更にこ
の浮遊ゲート3b上にゲート間絶縁膜（酸化膜）3dを介し
て制御ゲート3eが夫々設けられ、この基板10の上面に該
基板10と逆伝導型の不純物領域3fとドレイン3g及びソー
ス3hとが夫々形成され、これによって選択用トランジス
タ3iとメモリトランジスタ3jとが並列的に構成され、更
に前記不純物領域3fと浮遊ゲート3bの間のゲート絶縁膜
3aの一部には、薄肉のトンネル絶縁膜部3a′が形成され
て構成されている。
様な構成で、ゲート絶縁膜（酸化膜）3aを介して浮遊ゲ
ート3b及びトランジスタゲート3cとが並列的に、更にこ
の浮遊ゲート3b上にゲート間絶縁膜（酸化膜）3dを介し
て制御ゲート3eが夫々設けられ、この基板10の上面に該
基板10と逆伝導型の不純物領域3fとドレイン3g及びソー
ス3hとが夫々形成され、これによって選択用トランジス
タ3iとメモリトランジスタ3jとが並列的に構成され、更
に前記不純物領域3fと浮遊ゲート3bの間のゲート絶縁膜
3aの一部には、薄肉のトンネル絶縁膜部3a′が形成され
て構成されている。
更に、ロジックＮチャンネルトランジスタ４及びロジッ
クＰチャンネルトランジスタ５は、前記第５図に示すも
のとほぼ同様な構成で、ゲート絶縁膜4aを介してゲート
4bを備えるとともに、基板10に該基板10と逆伝導型のド
レイン4c及びソース4dを形成してＮチャンネルトランジ
スタ４が、この基板10と逆伝導型のｎウェル12上にゲー
ト酸化膜5aを介してゲート5bを備えるとともに、このｎ
ウェル12と逆伝導型のソース5c及びドレイン5dを形成し
てＰチャンネルトランジスタ５が夫々構成されている。
クＰチャンネルトランジスタ５は、前記第５図に示すも
のとほぼ同様な構成で、ゲート絶縁膜4aを介してゲート
4bを備えるとともに、基板10に該基板10と逆伝導型のド
レイン4c及びソース4dを形成してＮチャンネルトランジ
スタ４が、この基板10と逆伝導型のｎウェル12上にゲー
ト酸化膜5aを介してゲート5bを備えるとともに、このｎ
ウェル12と逆伝導型のソース5c及びドレイン5dを形成し
てＰチャンネルトランジスタ５が夫々構成されている。
また、高耐圧トランジスタ６は、ゲート酸化膜6aを介し
てゲート6bを備えるとともに、基板10にソース6c及びド
レイン6dを形成することによって構成されている。
てゲート6bを備えるとともに、基板10にソース6c及びド
レイン6dを形成することによって構成されている。
そして、上記EPROMセル２のゲート絶縁膜2a、E2PROMセ
ル３のゲート絶縁膜3a及び高耐圧トランジスタ６のゲー
ト絶縁膜6aは、高電圧を印加する必要上、比較的厚い絶
縁膜である必要があるが、これらの絶縁膜は同時に形成
した同一膜厚の絶縁膜で構成されている。
ル３のゲート絶縁膜3a及び高耐圧トランジスタ６のゲー
ト絶縁膜6aは、高電圧を印加する必要上、比較的厚い絶
縁膜である必要があるが、これらの絶縁膜は同時に形成
した同一膜厚の絶縁膜で構成されている。
また、EPROMセル２のゲート間絶縁膜2c、E2PROMセル３
のゲート間絶縁膜3dはシリコン基板10上に熱酸化によっ
て形成した場合に比べて、多結晶シリコンよりなる2b,3
b上ではより厚く形成される事と、Ｎチャンネルトラン
ジスタ４のゲート絶縁膜4a及びＰチャンネルトランジス
タ５のゲート絶縁膜5aは、それ程厚い膜厚の絶縁膜であ
る必要はない事から、これらの絶縁膜は同時に形成した
絶縁膜で構成されている。
のゲート間絶縁膜3dはシリコン基板10上に熱酸化によっ
て形成した場合に比べて、多結晶シリコンよりなる2b,3
b上ではより厚く形成される事と、Ｎチャンネルトラン
ジスタ４のゲート絶縁膜4a及びＰチャンネルトランジス
タ５のゲート絶縁膜5aは、それ程厚い膜厚の絶縁膜であ
る必要はない事から、これらの絶縁膜は同時に形成した
絶縁膜で構成されている。
このように、絶縁膜の膜厚をできるだけ統一することに
よって、製造プロセルを簡略にして、製造工程の短縮化
を図るようなされている。
よって、製造プロセルを簡略にして、製造工程の短縮化
を図るようなされている。
第２図は、前記不揮発性メモリとロジック回路を混載し
た半導体装置の一製造例を示すもので、先ず、同一の半
導体基板としてのＰ型シリコン基板10上のロジック部に
おけるＰチャンネルトランジスタ５の形成領域に、該基
板10と逆伝導型のウェル、即ちｎウェル12を、例えばリ
ンのイオン注入により形成し、しかる後に厚い酸化膜等
によりなる素子分離膜11,11…を公知の方法により形成
する。そして、E2PROM部のトンネル領域の不純物領域3f
たるn-領域を、例えばヒ素のイオン注入により形成した
後、高耐圧系のゲート絶縁膜、即ちEPROMセル２のゲー
ト絶縁膜2a、E2PROMセル３のゲート絶縁膜3a及び高耐厚
トランジスタ６のゲート絶縁膜6aを構成するものとし
て、例えば400Å程度の膜厚の酸化膜13を形成する（同
図（ａ））。
た半導体装置の一製造例を示すもので、先ず、同一の半
導体基板としてのＰ型シリコン基板10上のロジック部に
おけるＰチャンネルトランジスタ５の形成領域に、該基
板10と逆伝導型のウェル、即ちｎウェル12を、例えばリ
ンのイオン注入により形成し、しかる後に厚い酸化膜等
によりなる素子分離膜11,11…を公知の方法により形成
する。そして、E2PROM部のトンネル領域の不純物領域3f
たるn-領域を、例えばヒ素のイオン注入により形成した
後、高耐圧系のゲート絶縁膜、即ちEPROMセル２のゲー
ト絶縁膜2a、E2PROMセル３のゲート絶縁膜3a及び高耐厚
トランジスタ６のゲート絶縁膜6aを構成するものとし
て、例えば400Å程度の膜厚の酸化膜13を形成する（同
図（ａ））。
次に、E2PROM部のトンネル酸化膜3a′の形成領域3a″の
酸化膜13を除去するため、フォトレジスト14を塗布し、
このフォトレジスト14をパターニングした後、これをマ
スクとして酸化膜13のエッチングを行う（同図
（ｂ））。
酸化膜13を除去するため、フォトレジスト14を塗布し、
このフォトレジスト14をパターニングした後、これをマ
スクとして酸化膜13のエッチングを行う（同図
（ｂ））。
そして、この状態で、例えば100Å程度の酸化膜を成長
させて、薄肉のトンネル酸化膜3a′を形成し、更にゲー
ト形成用、即ちEPROMの浮遊ゲート2b,E2PRPMの浮遊ゲー
ト3b及び高耐圧トランジスタ７のゲート7bとなる第１の
多結晶シリコン15を全面に堆積させる（同図（ｃ））。
させて、薄肉のトンネル酸化膜3a′を形成し、更にゲー
ト形成用、即ちEPROMの浮遊ゲート2b,E2PRPMの浮遊ゲー
ト3b及び高耐圧トランジスタ７のゲート7bとなる第１の
多結晶シリコン15を全面に堆積させる（同図（ｃ））。
しかる後に、ロジックトランジスタ部における第１の多
結晶シリコン15及び酸化膜13のみを除去し、Ｎチャンネ
ルトランジスタ４のゲート絶縁膜4a、Ｐチャンネルトラ
ンジスタ５のゲート絶縁膜5a、EPROMセル２のゲート間
絶縁膜2c及びE2PROMセル３のゲート間絶縁膜3dとなる酸
化膜16を例えば250Åの膜厚で同時に形成する。更に、
この上面にＮチャンネルトランジスタ４のゲート4b、Ｐ
チャンネルトランジスタ５のゲート5b、EPROMセル２の
制御ゲート2d及びE2PROMセル３の制御ゲート3eとなる第
２の多結晶シリコン17を全面に堆積させる（同図
（ｄ））。
結晶シリコン15及び酸化膜13のみを除去し、Ｎチャンネ
ルトランジスタ４のゲート絶縁膜4a、Ｐチャンネルトラ
ンジスタ５のゲート絶縁膜5a、EPROMセル２のゲート間
絶縁膜2c及びE2PROMセル３のゲート間絶縁膜3dとなる酸
化膜16を例えば250Åの膜厚で同時に形成する。更に、
この上面にＮチャンネルトランジスタ４のゲート4b、Ｐ
チャンネルトランジスタ５のゲート5b、EPROMセル２の
制御ゲート2d及びE2PROMセル３の制御ゲート3eとなる第
２の多結晶シリコン17を全面に堆積させる（同図
（ｄ））。
そして、ロジックトランジスタ部のＮチャンネルトラン
ジスタ４のゲート4bと、Ｐチャンネルトランジスタ５の
ゲート5bをパターニングする。この際、必要であれば、
同図に示すようにロジック部のトランジスタ構造は、い
わゆるLDD構造として良い。そして、EPROMセル２のゲー
ト2b,2d、E2PROMセル３のゲート3b,3e及び高耐圧トラン
ジスタ６のゲート6bを多結晶シリコン15,17を自己整合
的にエッチングして形成し、更に各々のトランジスタの
ソース及びドレインとなるn+及びp+領域を、各々例えば
ヒ素及びボロンのイオン注入により形成する（同図
（ｅ））。
ジスタ４のゲート4bと、Ｐチャンネルトランジスタ５の
ゲート5bをパターニングする。この際、必要であれば、
同図に示すようにロジック部のトランジスタ構造は、い
わゆるLDD構造として良い。そして、EPROMセル２のゲー
ト2b,2d、E2PROMセル３のゲート3b,3e及び高耐圧トラン
ジスタ６のゲート6bを多結晶シリコン15,17を自己整合
的にエッチングして形成し、更に各々のトランジスタの
ソース及びドレインとなるn+及びp+領域を、各々例えば
ヒ素及びボロンのイオン注入により形成する（同図
（ｅ））。
そして図示しないが最後に、保護膜を堆積し、コンタク
ト穴の開口及び配線を施して半導体装置を完成させるの
である。
ト穴の開口及び配線を施して半導体装置を完成させるの
である。
この実施例では、ゲート絶縁膜の形成工程は、第１の厚
い、例えば400Å程度の酸化膜13の形成、100Å程度のト
ンネル酸化膜3a′の形成、ロジック部の250Å程度の酸
化膜16の形成のみで、EPROMセル２、E2PROMセル３及び
ロジック回路を同一基板10上に形成して半導体装置を構
成したので、製造工程の簡略化を図ることができる。
い、例えば400Å程度の酸化膜13の形成、100Å程度のト
ンネル酸化膜3a′の形成、ロジック部の250Å程度の酸
化膜16の形成のみで、EPROMセル２、E2PROMセル３及び
ロジック回路を同一基板10上に形成して半導体装置を構
成したので、製造工程の簡略化を図ることができる。
本発明は上記のような構成であるので、浮遊ゲートを有
し前記基板内で発生したホットエレクトロンを注入して
プログラムを行う不揮発性メモリと、浮遊ゲートを有し
トンネル電流による電荷の注入及び放出を行ってプログ
ラムを行う不揮発性メモリと、所望の論理機能を有する
ロジック回路とは、単一の半導体基板上に形成され、メ
モリとロジックとを混載した１チップ化LSIが実現でき
る。
し前記基板内で発生したホットエレクトロンを注入して
プログラムを行う不揮発性メモリと、浮遊ゲートを有し
トンネル電流による電荷の注入及び放出を行ってプログ
ラムを行う不揮発性メモリと、所望の論理機能を有する
ロジック回路とは、単一の半導体基板上に形成され、メ
モリとロジックとを混載した１チップ化LSIが実現でき
る。
しかも、EPROMやE2PROM等の不揮発性メモリを混載した
ロジックデバイスを製造するに際し、高耐圧を必要とす
るゲート絶縁膜を同時に形成し、膜厚が薄くても良いロ
ジックトランジスタのゲート絶縁膜は別に同時に形成す
ることができ、これによって製造工程の簡略化を図ると
ともに、デバイスの特性のばらつきを減少させることが
できる。
ロジックデバイスを製造するに際し、高耐圧を必要とす
るゲート絶縁膜を同時に形成し、膜厚が薄くても良いロ
ジックトランジスタのゲート絶縁膜は別に同時に形成す
ることができ、これによって製造工程の簡略化を図ると
ともに、デバイスの特性のばらつきを減少させることが
できる。
更に、工程が減少するため、製造歩留まりの向上を図る
ことができるといった効果がある。
ことができるといった効果がある。
第１図は本願発明に係る半導体装置の保護膜堆積前の状
態の一実施例を示す断面図、第２図は本願発明に係る半
導体装置の製造方法の一実施例を工程順に示す断面図、
第３図は従来のEPROMの保護膜堆積前の状態を示す断面
図、第４図は同じくE2PROMの保護膜堆積前の状態を示す
断面図、第５図は同じく論理デバイスの保護膜堆積前の
状態を示す断面図である。 ２…EPROMセル、2a…同ゲート絶縁膜、2b…同浮遊ゲー
ト、2c…同ゲート間絶縁膜、2d…同制御ゲート、３…E2
PROMセル、3a…同ゲート絶縁膜、3b…同浮遊ゲート、3d
…同ゲート間絶縁膜、3e…同制御ゲート,4…Ｎチャンネ
ルトランジスタ、4a…同ゲート絶縁膜、4b…同ゲート、
５…Ｐチャンネルトランジスタ、5a…同ゲート絶縁膜、
5b…同ゲート、６…高耐圧トランジスタ、6a…同ゲート
絶縁膜、6b…同ゲート、10…半導体基板（Ｐ型シリコン
基板）、11…素子分離膜、12…ｎウェル、13,16…酸化
膜、15,17…多結晶シリコン。
態の一実施例を示す断面図、第２図は本願発明に係る半
導体装置の製造方法の一実施例を工程順に示す断面図、
第３図は従来のEPROMの保護膜堆積前の状態を示す断面
図、第４図は同じくE2PROMの保護膜堆積前の状態を示す
断面図、第５図は同じく論理デバイスの保護膜堆積前の
状態を示す断面図である。 ２…EPROMセル、2a…同ゲート絶縁膜、2b…同浮遊ゲー
ト、2c…同ゲート間絶縁膜、2d…同制御ゲート、３…E2
PROMセル、3a…同ゲート絶縁膜、3b…同浮遊ゲート、3d
…同ゲート間絶縁膜、3e…同制御ゲート,4…Ｎチャンネ
ルトランジスタ、4a…同ゲート絶縁膜、4b…同ゲート、
５…Ｐチャンネルトランジスタ、5a…同ゲート絶縁膜、
5b…同ゲート、６…高耐圧トランジスタ、6a…同ゲート
絶縁膜、6b…同ゲート、10…半導体基板（Ｐ型シリコン
基板）、11…素子分離膜、12…ｎウェル、13,16…酸化
膜、15,17…多結晶シリコン。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】単一の半導体基板上の不揮発性メモリセル
の形成予定領域及び高耐圧トランジスタ形成予定領域に
ゲート酸化膜となる第１の絶縁膜を同時に形成する工程
と、 前記不揮発性メモリセルの形成予定領域の前記第１の絶
縁膜上に浮遊ゲート用の導電膜を、前記高耐圧トランジ
スタ形成予定領域の前記第１の絶縁膜上に第１のゲート
電極用の導電膜を同時に形成する工程と、 ロジック回路に用いるトランジスタ形成予定領域にゲー
ト酸化膜となる前記第１の絶縁膜より薄い第２の絶縁膜
を、前記浮遊ゲート上に第３の絶縁膜を同時に形成する
工程と、 前記浮遊ゲート上の前記第３の絶縁膜上に制御ゲート用
の導電膜を、前記ロジック回路に用いるトランジスタ形
成予定領域の前記第２の絶縁膜上に第２のゲート電極用
の導電膜を同時に形成する工程とを具備することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305002A JPH0748529B2 (ja) | 1988-12-01 | 1988-12-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305002A JPH0748529B2 (ja) | 1988-12-01 | 1988-12-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151073A JPH02151073A (ja) | 1990-06-11 |
| JPH0748529B2 true JPH0748529B2 (ja) | 1995-05-24 |
Family
ID=17939900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305002A Expired - Fee Related JPH0748529B2 (ja) | 1988-12-01 | 1988-12-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748529B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2624878B2 (ja) * | 1990-07-06 | 1997-06-25 | 株式会社東芝 | 半導体装置 |
| JP2596695B2 (ja) * | 1993-05-07 | 1997-04-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｅｅｐｒｏｍ |
| JP3563310B2 (ja) | 1999-10-18 | 2004-09-08 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置の製造方法 |
-
1988
- 1988-12-01 JP JP63305002A patent/JPH0748529B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02151073A (ja) | 1990-06-11 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |