JPH0748559B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0748559B2 JPH0748559B2 JP30482288A JP30482288A JPH0748559B2 JP H0748559 B2 JPH0748559 B2 JP H0748559B2 JP 30482288 A JP30482288 A JP 30482288A JP 30482288 A JP30482288 A JP 30482288A JP H0748559 B2 JPH0748559 B2 JP H0748559B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/785—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling field-effect transistor switches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
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- Electronic Switches (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、LED（発光ダイオード）と組み合わせて用い
るスイッチング装置の受光部を構成する半導体装置に関
する。
るスイッチング装置の受光部を構成する半導体装置に関
する。
＜従来の技術＞ この種のスイッチング装置として、例えば第５図に示す
ような光結合型半導体リレーがある。この光結合型半導
体リレーは、順方向通電によりLED40から発せられる光
をホトダイオードアレイ41で受け、受光によってホトダ
イオードアレイ41に発生する閾値正電圧以上の電圧を、
ノーマリ・オフのＮチャネルMOSFET42のゲートＧに印加
して、ドレインＤ−ソースＳ間を導通させる一方向、MO
SFET42のゲートＧに蓄えられた正電荷を、LEDの消灯と
共に光起電力を失うホトダイオードアレイ41を経て放電
させて、ドレインＤ−ソースＳ間を遮断するものであ
る。しかし、ホトダイオードアレイ41を経る上記正電荷
の放電は、アレイの抵抗が大きいためかなりの時間を要
し、MOSFET42遮断時の立下がり時間が長くなって、スイ
ッチング特性が悪化する。そこで、第５図の破線で示す
ようにホトダイオードアレイ41と並列に接続した低値の
抵抗43を経て正電荷を放電させる方法が考えられるが、
そうすると逆にLED発光時にホトダイオードアレイ41に
生じる光起電力が短絡されてしまい、MOSFET42のゲート
（Ｇ）電圧が閾値まで上がりきらず、充分な導通が得ら
れなくなるという問題が生じる。
ような光結合型半導体リレーがある。この光結合型半導
体リレーは、順方向通電によりLED40から発せられる光
をホトダイオードアレイ41で受け、受光によってホトダ
イオードアレイ41に発生する閾値正電圧以上の電圧を、
ノーマリ・オフのＮチャネルMOSFET42のゲートＧに印加
して、ドレインＤ−ソースＳ間を導通させる一方向、MO
SFET42のゲートＧに蓄えられた正電荷を、LEDの消灯と
共に光起電力を失うホトダイオードアレイ41を経て放電
させて、ドレインＤ−ソースＳ間を遮断するものであ
る。しかし、ホトダイオードアレイ41を経る上記正電荷
の放電は、アレイの抵抗が大きいためかなりの時間を要
し、MOSFET42遮断時の立下がり時間が長くなって、スイ
ッチング特性が悪化する。そこで、第５図の破線で示す
ようにホトダイオードアレイ41と並列に接続した低値の
抵抗43を経て正電荷を放電させる方法が考えられるが、
そうすると逆にLED発光時にホトダイオードアレイ41に
生じる光起電力が短絡されてしまい、MOSFET42のゲート
（Ｇ）電圧が閾値まで上がりきらず、充分な導通が得ら
れなくなるという問題が生じる。
この問題を解決するため、従来、第６図，第７図に示す
放電用のMOSFETを用いる方法が提案されている。即ち、
第６図の回路は、スイッチング用のMOSFET42のゲートＧ
とソースＳの間にノーマリ・オンのＮチャネルMOSFET44
を接続し、このMOSFET44のゲートＧとドレインＤの間に
抵抗45ともう１つのホトダイオードアレイ46を逆方向に
して互いに並列に接続している。そして、LED40の光を
受けたホトダイオードアレイ41によってMOSFET42が導通
せしめられる間は、ホトダイオードアレイ46によって放
電用のMOSFET44のゲートＧに閾値負電圧以上の電圧が印
加されて、このMOSFET44のソースＳ−ドレインＤ間が遮
断される一方、LED40が消灯すると、ホトダイオード41
の光起電力の消失とともに導通する放電用のMOSFET44を
経て、MOSFET42のゲートＧに蓄えられた正電荷が急速に
放電され、スイッチング用のMOSFET42は短時間に遮断さ
れる。
放電用のMOSFETを用いる方法が提案されている。即ち、
第６図の回路は、スイッチング用のMOSFET42のゲートＧ
とソースＳの間にノーマリ・オンのＮチャネルMOSFET44
を接続し、このMOSFET44のゲートＧとドレインＤの間に
抵抗45ともう１つのホトダイオードアレイ46を逆方向に
して互いに並列に接続している。そして、LED40の光を
受けたホトダイオードアレイ41によってMOSFET42が導通
せしめられる間は、ホトダイオードアレイ46によって放
電用のMOSFET44のゲートＧに閾値負電圧以上の電圧が印
加されて、このMOSFET44のソースＳ−ドレインＤ間が遮
断される一方、LED40が消灯すると、ホトダイオード41
の光起電力の消失とともに導通する放電用のMOSFET44を
経て、MOSFET42のゲートＧに蓄えられた正電荷が急速に
放電され、スイッチング用のMOSFET42は短時間に遮断さ
れる。
また、第７図の回路は、MOSFET42のゲートＧとソースＳ
の間にノーマリ・オンのＰチャネルMOSFET47を接続し、
このMOSFET47のゲートG,ドレインＤ間に抵抗48を、ゲー
トG,ソースＳ間に順方向にダイオード49を夫々接続して
いる。そして、ホトダイオードアレイ41の光起電力でMO
SFET42が導通せしめられる間は、上記光起電力によりゲ
ートＧに正電力のかかるMOSFET47は遮断される一方、ホ
トダイオードアレイ41の光起電力の消失とともに導通す
る放電用のMOSFET47を経てMOSFET42のゲートＧに蓄えら
れた正電荷が急速に放電され、スイッチング用のMOSFET
42は短時間に遮断される。
の間にノーマリ・オンのＰチャネルMOSFET47を接続し、
このMOSFET47のゲートG,ドレインＤ間に抵抗48を、ゲー
トG,ソースＳ間に順方向にダイオード49を夫々接続して
いる。そして、ホトダイオードアレイ41の光起電力でMO
SFET42が導通せしめられる間は、上記光起電力によりゲ
ートＧに正電力のかかるMOSFET47は遮断される一方、ホ
トダイオードアレイ41の光起電力の消失とともに導通す
る放電用のMOSFET47を経てMOSFET42のゲートＧに蓄えら
れた正電荷が急速に放電され、スイッチング用のMOSFET
42は短時間に遮断される。
＜発明が解決しようとする課題＞ ところが、上記第６図の回路では、放電用のＮチャネル
ノーマリ・オンのMOSFET44をスイッチング用のＮチャネ
ルノーマリ・オフのMOSFET42と逆オン・オフ動作させる
ために、MOSFET44のゲートG,ドレインＤ間に逆方向にも
う１つホトダイオードアレイ46を接続する必要があり、
光結合型半導体リレーが大型化し、かつ高価になるとい
う欠点がある。また、一般にホトダイオードアレイと放
電用のMOSFET、さらにはこれらとスイッチング用のMOSF
ETは、コンパクト化のため１つのチップ上に形成され
る。その場合、第６図の回路は、２つのMOSFET42,44が
Ｐ形基板上にＮ形のソース，ドレインを形成したＮチャ
ネル形であるため、ホトダイオードアレイ41もＰ形基板
上にＮ形の受光層を形成したものを用いれば問題はない
が、第７図の回路では、２つのMOSFET42,47のチャネル
がN,Pと相違し、ホトダイオードアレイ41を上述と同じ
タイプにすると、その構造がＮ形基板上にＰ形のソー
ス，ドレインを形成するＰチャネルMOSFET47の構造と逆
になるため、ホトダイオードアレイは１つで済むが、チ
ップ製造時の工数やマスク枚数の増加をもたらすという
欠点がある。
ノーマリ・オンのMOSFET44をスイッチング用のＮチャネ
ルノーマリ・オフのMOSFET42と逆オン・オフ動作させる
ために、MOSFET44のゲートG,ドレインＤ間に逆方向にも
う１つホトダイオードアレイ46を接続する必要があり、
光結合型半導体リレーが大型化し、かつ高価になるとい
う欠点がある。また、一般にホトダイオードアレイと放
電用のMOSFET、さらにはこれらとスイッチング用のMOSF
ETは、コンパクト化のため１つのチップ上に形成され
る。その場合、第６図の回路は、２つのMOSFET42,44が
Ｐ形基板上にＮ形のソース，ドレインを形成したＮチャ
ネル形であるため、ホトダイオードアレイ41もＰ形基板
上にＮ形の受光層を形成したものを用いれば問題はない
が、第７図の回路では、２つのMOSFET42,47のチャネル
がN,Pと相違し、ホトダイオードアレイ41を上述と同じ
タイプにすると、その構造がＮ形基板上にＰ形のソー
ス，ドレインを形成するＰチャネルMOSFET47の構造と逆
になるため、ホトダイオードアレイは１つで済むが、チ
ップ製造時の工数やマスク枚数の増加をもたらすという
欠点がある。
そこで、本発明の目的は、光電変換素子アレイとスイッ
チングMOSFETのゲート電荷放電用のMOSFETからなる回路
およびその素子のチャネル形を工夫することによって、
単一の光電変換素子アレイを用いて少ない工数，費用で
もって１つのチップ上に形成でき、スイッチングにおけ
るオフ時の立下がり時間を短縮して、スイッチング特性
を、改善することができる半導体装置を提供することで
ある。
チングMOSFETのゲート電荷放電用のMOSFETからなる回路
およびその素子のチャネル形を工夫することによって、
単一の光電変換素子アレイを用いて少ない工数，費用で
もって１つのチップ上に形成でき、スイッチングにおけ
るオフ時の立下がり時間を短縮して、スイッチング特性
を、改善することができる半導体装置を提供することで
ある。
＜課題を解決するための手段＞ 上記目的を達成するため、本発明の請求項１に記載の半
導体装置は、第１のノーマリ・オフのＮチャネルMOSFET
と、この第１のMOSFETのゲート，ソース間に接続した第
２のノーマリ・オフのＮチャネルMOSFETと、この第２の
MOSFETのゲート，ソース間に接続したダイオードと、上
記第２のMOSFETのゲート，ドレイン間に互いに並列に接
続した抵抗と光電変換素子アレイとが１つのチップ上に
形成されるとともに、上記第２のMOSFETとダイオードと
抵抗と光電変換素子アレイとが再結晶半導体層に形成さ
ている。
導体装置は、第１のノーマリ・オフのＮチャネルMOSFET
と、この第１のMOSFETのゲート，ソース間に接続した第
２のノーマリ・オフのＮチャネルMOSFETと、この第２の
MOSFETのゲート，ソース間に接続したダイオードと、上
記第２のMOSFETのゲート，ドレイン間に互いに並列に接
続した抵抗と光電変換素子アレイとが１つのチップ上に
形成されるとともに、上記第２のMOSFETとダイオードと
抵抗と光電変換素子アレイとが再結晶半導体層に形成さ
ている。
また、本発明の請求項２に記載の半導体装置は、ノーマ
リ・オフのＮチャネルMOSFETと、このノーマリ・オフの
MOSFETのゲート，ソース間に接続したノーマリ・オンの
ＮチャネルMOSFETと、このノーマリ・オンのMOSFETのソ
ース，ドレイン間に互いに直列に接続した第１の抵抗と
ダイオードと、上記ノーマリ・オンのMOSFETのゲート，
ソース間に接続した第２の抵抗と、上記第１の抵抗とダ
イオードの間の端子と上記ノーマリ・オンのMOSFETのゲ
ートとの間に接続した光電変換素子アレイとが１つのチ
ップ上に形成されるとともに、上記ノーマリ・オンのMO
SFETと第１の抵抗とダイオードと第２の抵抗と光電変換
素子アレイとが再結晶半導体層に形成されている。
リ・オフのＮチャネルMOSFETと、このノーマリ・オフの
MOSFETのゲート，ソース間に接続したノーマリ・オンの
ＮチャネルMOSFETと、このノーマリ・オンのMOSFETのソ
ース，ドレイン間に互いに直列に接続した第１の抵抗と
ダイオードと、上記ノーマリ・オンのMOSFETのゲート，
ソース間に接続した第２の抵抗と、上記第１の抵抗とダ
イオードの間の端子と上記ノーマリ・オンのMOSFETのゲ
ートとの間に接続した光電変換素子アレイとが１つのチ
ップ上に形成されるとともに、上記ノーマリ・オンのMO
SFETと第１の抵抗とダイオードと第２の抵抗と光電変換
素子アレイとが再結晶半導体層に形成されている。
＜作用＞ 請求項１の半導体装置において、光電変換素子アレイ
は、受光して光起電力を生じ、この光起電力によりノー
マリ・オフＮチャネルの第１のMOSFETのゲートに閾値正
電圧以上の電圧が印加され、第１のMOSFETが導通する一
方、ノーマリ・オフＮチャネルの第２のMOSFETのゲート
には逆に負電圧が印加されるから、第２のMOSFETは非導
通を保つ。従って、第１のMOSFETのゲートに印加された
上記正電圧が維持されて、第１のMOSFETのドレイン−ソ
ース間にオンの出力信号が得られる。一方、光電変換素
子アレイの受光が止むと光起電力が消失し、第１のMOSF
ETのゲートに蓄積されていた正電荷の一部は、抵抗を経
て第２のMOSFETのゲートに流入して、このMOSFETを導通
させる。すると、第１のMOSFETのゲートに蓄積されてい
た上記正電荷は、第２のMOSFETのドレイン−ソースを経
て急速に放電され、これによって第１のMOSFETは非導通
となって、第１のMOSFETのドレイン−ソース間にオフの
出力信号が得られる。
は、受光して光起電力を生じ、この光起電力によりノー
マリ・オフＮチャネルの第１のMOSFETのゲートに閾値正
電圧以上の電圧が印加され、第１のMOSFETが導通する一
方、ノーマリ・オフＮチャネルの第２のMOSFETのゲート
には逆に負電圧が印加されるから、第２のMOSFETは非導
通を保つ。従って、第１のMOSFETのゲートに印加された
上記正電圧が維持されて、第１のMOSFETのドレイン−ソ
ース間にオンの出力信号が得られる。一方、光電変換素
子アレイの受光が止むと光起電力が消失し、第１のMOSF
ETのゲートに蓄積されていた正電荷の一部は、抵抗を経
て第２のMOSFETのゲートに流入して、このMOSFETを導通
させる。すると、第１のMOSFETのゲートに蓄積されてい
た上記正電荷は、第２のMOSFETのドレイン−ソースを経
て急速に放電され、これによって第１のMOSFETは非導通
となって、第１のMOSFETのドレイン−ソース間にオフの
出力信号が得られる。
請求項２の半導体装置において、光電変換素子アレイ
は、受光して光起電力を生じ、この光起電力によりダイ
オードを介してノーマリ・オフＮチャネルのMOSFETが上
述と同様にして導通する一方、ゲートに逆に負電圧が印
加されるノーマリ・オンＮチャネルのMOSFETは非導通と
なる。従って、ノーマリ・オフのMOSFETのゲートに印加
された正電圧が維持されて、このMOSFETのソース−ドレ
イン間にオンの出力信号が得られる。一方、光電変換素
子アレイの受光が止むと光起電力が消失し、ノーマリ・
オンのMOSFETのゲートに蓄積されていた負電荷は、第２
の抵抗を経てこのMOSFETのソースへ流出して、このMOSF
ETはもとの導通状態に戻る。すると、ノーマリ・オフの
MOSFETのゲートに蓄積されていた正電荷は、ノーマリ・
オンのMOSFETのドレイン−ソースを経て急速に放電さ
れ、これによってノーマリ・オフのMOSFETは非導通とな
って、このMOSFETのソース−ドレイン間にオフの出力信
号が得られる。
は、受光して光起電力を生じ、この光起電力によりダイ
オードを介してノーマリ・オフＮチャネルのMOSFETが上
述と同様にして導通する一方、ゲートに逆に負電圧が印
加されるノーマリ・オンＮチャネルのMOSFETは非導通と
なる。従って、ノーマリ・オフのMOSFETのゲートに印加
された正電圧が維持されて、このMOSFETのソース−ドレ
イン間にオンの出力信号が得られる。一方、光電変換素
子アレイの受光が止むと光起電力が消失し、ノーマリ・
オンのMOSFETのゲートに蓄積されていた負電荷は、第２
の抵抗を経てこのMOSFETのソースへ流出して、このMOSF
ETはもとの導通状態に戻る。すると、ノーマリ・オフの
MOSFETのゲートに蓄積されていた正電荷は、ノーマリ・
オンのMOSFETのドレイン−ソースを経て急速に放電さ
れ、これによってノーマリ・オフのMOSFETは非導通とな
って、このMOSFETのソース−ドレイン間にオフの出力信
号が得られる。
このように、請求項１および２の半導体装置は、いずれ
も単一の光電変換素子アレイを用い、かつ２つのMOSFET
が共にＮチャネルであり、スイッチング用の第１または
ノーマリ・オフのMOSFETを含む総ての素子が１つのチッ
プ上に形成されているうえ、スイッチング用の第１のノ
ーマリ・オフの上記MOSFETを除く総ての素子が再結晶半
導体層に形成されている。従って、光結合型半導体リレ
ーの受光部側などを、１つのチップ上に少ない工数とマ
スク枚数でもってコンパクトかつ容易かつ安価に形成す
ることができるうえ、上記MOSFETを除くダイオード等の
総ての素子が、アモルファスシリコン層等でなく上記再
結晶半導体層に形成されるので、良い結晶性により良好
な特性の素子が得られ、しかも上記MOSFETのオフ時の立
上がり時間が大幅に短縮される。
も単一の光電変換素子アレイを用い、かつ２つのMOSFET
が共にＮチャネルであり、スイッチング用の第１または
ノーマリ・オフのMOSFETを含む総ての素子が１つのチッ
プ上に形成されているうえ、スイッチング用の第１のノ
ーマリ・オフの上記MOSFETを除く総ての素子が再結晶半
導体層に形成されている。従って、光結合型半導体リレ
ーの受光部側などを、１つのチップ上に少ない工数とマ
スク枚数でもってコンパクトかつ容易かつ安価に形成す
ることができるうえ、上記MOSFETを除くダイオード等の
総ての素子が、アモルファスシリコン層等でなく上記再
結晶半導体層に形成されるので、良い結晶性により良好
な特性の素子が得られ、しかも上記MOSFETのオフ時の立
上がり時間が大幅に短縮される。
＜実施例＞ 以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明の第１の半導体装置の一例たる光結合型
半導体リレーの回路図であり、１はスイッチングに用い
られるノーマリ・オフＮチャネルの第1MOSFET、２はこ
の第1MOSFET1のゲートG,ソースＳ間にゲート電荷放電の
ために接続したノーマリ・オフＮチャネルの第2MOSFE
T、３はこの第2MOSFET2のゲートG,ソースＳ間に逆方向
に接続したダイオード、４は上記第2MOSFET2のゲート
Ｇ、ドレインＤ間に順方向に接続され、LED6から発せら
れる光を受けて起電力を生じるホトダイオードアレイ、
５はこのホトダイオードアレイ４に並列に接続した抵抗
である。
半導体リレーの回路図であり、１はスイッチングに用い
られるノーマリ・オフＮチャネルの第1MOSFET、２はこ
の第1MOSFET1のゲートG,ソースＳ間にゲート電荷放電の
ために接続したノーマリ・オフＮチャネルの第2MOSFE
T、３はこの第2MOSFET2のゲートG,ソースＳ間に逆方向
に接続したダイオード、４は上記第2MOSFET2のゲート
Ｇ、ドレインＤ間に順方向に接続され、LED6から発せら
れる光を受けて起電力を生じるホトダイオードアレイ、
５はこのホトダイオードアレイ４に並列に接続した抵抗
である。
上記LED6を除く総ての素子は、コンパクト化のため後述
の如く通常のICプロセスにより１つのチップ上の形成さ
れ、スイッチング用の第1MOSFET1は、負荷電圧，負荷電
流が大きいので上記１つのチップ上の第2MOSFET2やホト
ダイオードアレイ４と別の部分にチップの基板をドレイ
ンとして縦型で形成される。また、上記第2MOSFET2は、
第1MOSFET1が完全に遮断されるまで導通状態にあってゲ
ート電荷を放電させ続ける必要があるため、第2MOSFET2
の閾値正電圧は、第1MOSFET1のそれよりも小さい値に設
定されている。
の如く通常のICプロセスにより１つのチップ上の形成さ
れ、スイッチング用の第1MOSFET1は、負荷電圧，負荷電
流が大きいので上記１つのチップ上の第2MOSFET2やホト
ダイオードアレイ４と別の部分にチップの基板をドレイ
ンとして縦型で形成される。また、上記第2MOSFET2は、
第1MOSFET1が完全に遮断されるまで導通状態にあってゲ
ート電荷を放電させ続ける必要があるため、第2MOSFET2
の閾値正電圧は、第1MOSFET1のそれよりも小さい値に設
定されている。
上記構成の光結合型半導体リレーの動作について次に述
べる。
べる。
順方向通電によりLED6が発光すると、この光を受けたホ
トダイオード４に図示の極性の光起電力が生じ、この光
起電力によりノーマリ・オフＮチャネルの第1MOSFET1の
ゲートＧに閾値正電圧以上の電圧が印加され、第1MOSFE
T1のドレインＤ−ソースＳ間が導通する。一方、ノーマ
リ・オフＮチャネルの第2MOSFET2のゲートＧには逆に負
電圧が印加されて、第2MOSFET2は非導通を保ち、従って
第1MOSFET1のゲートＧに印加された上記正電圧が維持さ
れて、第1MOSFET1のドレインＤ−ソースＳ間にオンの出
力信号が得られる。次に、LED6が消灯すると、ホトダイ
オード４の光起電力が消失し、第1MOSFET1のゲートＧに
蓄積されていた正電荷の一部は、抵抗５を経て第2MOSFE
T2のゲートＧに流入してゲートＧを閾値正電圧以上の電
圧にし、この第2MOSFET2を導通させる。すると、第1MOS
FET1のゲートＧに蓄積されていた上記正電荷は、第2MOS
FET2のドレインＤ−ソースＳを経て急速に放電され、こ
れによって第1MOSFET1は非導通となって、第1MOSFET1の
ドレインＤ−ソースＳ間にオフの出力信号が得られる。
トダイオード４に図示の極性の光起電力が生じ、この光
起電力によりノーマリ・オフＮチャネルの第1MOSFET1の
ゲートＧに閾値正電圧以上の電圧が印加され、第1MOSFE
T1のドレインＤ−ソースＳ間が導通する。一方、ノーマ
リ・オフＮチャネルの第2MOSFET2のゲートＧには逆に負
電圧が印加されて、第2MOSFET2は非導通を保ち、従って
第1MOSFET1のゲートＧに印加された上記正電圧が維持さ
れて、第1MOSFET1のドレインＤ−ソースＳ間にオンの出
力信号が得られる。次に、LED6が消灯すると、ホトダイ
オード４の光起電力が消失し、第1MOSFET1のゲートＧに
蓄積されていた正電荷の一部は、抵抗５を経て第2MOSFE
T2のゲートＧに流入してゲートＧを閾値正電圧以上の電
圧にし、この第2MOSFET2を導通させる。すると、第1MOS
FET1のゲートＧに蓄積されていた上記正電荷は、第2MOS
FET2のドレインＤ−ソースＳを経て急速に放電され、こ
れによって第1MOSFET1は非導通となって、第1MOSFET1の
ドレインＤ−ソースＳ間にオフの出力信号が得られる。
このように、スイッチング用の第1MOSFET1のゲートＧに
オン時に蓄積される正電荷を、逆動作する放電用の第2M
OSFET2を経てオフ時に急速に放電するようにしているの
で、オフ時の出力信号の立下がり時間を大幅に短縮し
て、スイッチング特性を著しく向上させることができ
る。また、抵抗５の値を大きくしても何ら回路上支障を
来たさず、これによってオン時に第1MOSFET1のゲート電
圧を急速に閾値正電圧以上にできるので、第５図の従来
例で述べたような弊害は勿論生じず、オン時の出力信号
の立上がりが迅速になるのはいうまでもない。
オン時に蓄積される正電荷を、逆動作する放電用の第2M
OSFET2を経てオフ時に急速に放電するようにしているの
で、オフ時の出力信号の立下がり時間を大幅に短縮し
て、スイッチング特性を著しく向上させることができ
る。また、抵抗５の値を大きくしても何ら回路上支障を
来たさず、これによってオン時に第1MOSFET1のゲート電
圧を急速に閾値正電圧以上にできるので、第５図の従来
例で述べたような弊害は勿論生じず、オン時の出力信号
の立上がりが迅速になるのはいうまでもない。
第２図は、本発明の第２の半導体装置の一例たる光結合
型半導体リレーの回路図である。この光結合型半導体リ
レーは、第１図と同じノーマリ・オフＮチャネルの第1M
OSFET1とLED6を用いるとともに、上記第1MOSFET1のゲー
トG,ソースＳ間にゲート電荷放電のためにノーマリ・オ
ンＮチャネルの第2MOSFET7を接続し、この第2MOSFET7の
ソースS,ドレインＤ間に第１抵抗８と順方向のダイオー
ド９を直列に接続する一方、ゲートG,ソースＳ間に第２
抵抗10を接続し、さらに上記第１抵抗８とダイオード９
の間の端子Ｔと第2MOSFET7のゲートＧとの間に第１図と
同じホトダイオードアレイ４を接続している。
型半導体リレーの回路図である。この光結合型半導体リ
レーは、第１図と同じノーマリ・オフＮチャネルの第1M
OSFET1とLED6を用いるとともに、上記第1MOSFET1のゲー
トG,ソースＳ間にゲート電荷放電のためにノーマリ・オ
ンＮチャネルの第2MOSFET7を接続し、この第2MOSFET7の
ソースS,ドレインＤ間に第１抵抗８と順方向のダイオー
ド９を直列に接続する一方、ゲートG,ソースＳ間に第２
抵抗10を接続し、さらに上記第１抵抗８とダイオード９
の間の端子Ｔと第2MOSFET7のゲートＧとの間に第１図と
同じホトダイオードアレイ４を接続している。
上記LED6を除く総ての素子は、第１図で述べたと同じ理
由から１つのチップ上に形成され、第1MOSFET1は同様に
縦型で形成される。なお、第2MOSFET7は、第1MOSFET1と
逆極性の閾値負電圧以上の電圧でオフになるから、第1,
第2MOSFET1,7の間には第１図の場合のような閾値電圧の
大小関係はない。
由から１つのチップ上に形成され、第1MOSFET1は同様に
縦型で形成される。なお、第2MOSFET7は、第1MOSFET1と
逆極性の閾値負電圧以上の電圧でオフになるから、第1,
第2MOSFET1,7の間には第１図の場合のような閾値電圧の
大小関係はない。
上記構成の光結合型半導体リレーの動作は、次のとおり
である。まず、通電によってLED6から発せられる光を受
けたホトダイオード４は、図示の極性の光起電力を生
じ、この光起電力によりダイオード９を介してノーマリ
・オフＮチャネルの第1MOSFET1が導通する一方、ゲート
Ｇに逆に負電圧が印加されるノーマリ・オンＮチャネル
の第2MOSFET7は非導通となり、従って第1MOSFET1のゲー
トＧに印加された正電圧が維持されて、第1MOSFET1のド
レインＤ−ソースＳ間にオンの出力信号が得られる。次
に、LED6が消灯し、ホトダイオード４の光起電力が消失
すると、第2MOSFET7のゲートＧに蓄積されていた負電荷
は、第２抵抗10を経てこの第2MOSFET7のソースＳへ流出
して、第2MOSFET7はもとの導通状態に戻る。すると、第
1MOSFET1のゲートＧに蓄積されていた正電荷は、ダイオ
ード９で阻止されて第2MOSFET7のドレインＤ−ソースＳ
を経て急速に放電され、これによって第1MOSFET1は非導
通となって、そのドレインＤ−ソースＳ間にオフの出力
信号が得られる。
である。まず、通電によってLED6から発せられる光を受
けたホトダイオード４は、図示の極性の光起電力を生
じ、この光起電力によりダイオード９を介してノーマリ
・オフＮチャネルの第1MOSFET1が導通する一方、ゲート
Ｇに逆に負電圧が印加されるノーマリ・オンＮチャネル
の第2MOSFET7は非導通となり、従って第1MOSFET1のゲー
トＧに印加された正電圧が維持されて、第1MOSFET1のド
レインＤ−ソースＳ間にオンの出力信号が得られる。次
に、LED6が消灯し、ホトダイオード４の光起電力が消失
すると、第2MOSFET7のゲートＧに蓄積されていた負電荷
は、第２抵抗10を経てこの第2MOSFET7のソースＳへ流出
して、第2MOSFET7はもとの導通状態に戻る。すると、第
1MOSFET1のゲートＧに蓄積されていた正電荷は、ダイオ
ード９で阻止されて第2MOSFET7のドレインＤ−ソースＳ
を経て急速に放電され、これによって第1MOSFET1は非導
通となって、そのドレインＤ−ソースＳ間にオフの出力
信号が得られる。
このように、スイッチング用の第1MOSFET1のゲートＧに
オン時に蓄積される正電荷を、逆動作する放電用の第2M
OSFET7を経てオフ時に急速に放電するようにしているの
で、オフ時に出力信号の立下がり時間を大幅に短縮し
て、スイッチング特性を著しく向上させることができ
る。また、第1,第２抵抗8,10の値を大きくして、オン時
の出力信号の立上がりを迅速にできるのはいうまでもな
い。
オン時に蓄積される正電荷を、逆動作する放電用の第2M
OSFET7を経てオフ時に急速に放電するようにしているの
で、オフ時に出力信号の立下がり時間を大幅に短縮し
て、スイッチング特性を著しく向上させることができ
る。また、第1,第２抵抗8,10の値を大きくして、オン時
の出力信号の立上がりを迅速にできるのはいうまでもな
い。
次に、第１図，第２図で述べた光結合型半導体リレーの
LED6を除く他の素子をICプロセスにより１つのチップ上
に形成する方法について、第３図，第４図を参照しつつ
述べる。なお、第２図のものは第１図のものと同じ方法
で形成されるので、以下第１図のものについてのみ説明
する。
LED6を除く他の素子をICプロセスにより１つのチップ上
に形成する方法について、第３図，第４図を参照しつつ
述べる。なお、第２図のものは第１図のものと同じ方法
で形成されるので、以下第１図のものについてのみ説明
する。
第３図は、第1MOSFET1を除く他の素子を１つのチップ上
に形成する方法を示している。まず、第３図（ａ）に示
すように、シリコン基板11を熱酸化して表面に酸化シリ
コン膜12を形成し、この上に減圧化学気相成長法で多結
晶シリコン膜13と酸化シリコン膜14を形成する。次に、
第３図（ｂ）に示すように、レーザ光や電子ビームの照
射あるいはランプやヒータにより上記多結晶シリコン膜
13を加熱Ｈし、溶融再結晶させて単結晶シリコン膜15に
する。さらに、表面の酸化シリコン膜14を除去した後、
第３図（ｃ）に示すように上記単結晶シリコン膜15をリ
ソグラフィにより島状の単結晶シリコン膜16にする。最
後に、各島状の単結晶シリコン膜16中に、第３図（ｄ）
に示すように通常のICプロセスによりＰ形単結晶シリコ
ン17,N+形単結晶シリコン18,P+形単結晶シリコン19の各
部を形成し、さらに酸化シリコン膜20,ゲート酸化シリ
コン膜21,ゲート多結晶シリコン膜22,Al電極23等を形成
して、第１図に示すホトダイオードアレイ4,第2MOSFET
2,ダイオード３および抵抗５を作製する。
に形成する方法を示している。まず、第３図（ａ）に示
すように、シリコン基板11を熱酸化して表面に酸化シリ
コン膜12を形成し、この上に減圧化学気相成長法で多結
晶シリコン膜13と酸化シリコン膜14を形成する。次に、
第３図（ｂ）に示すように、レーザ光や電子ビームの照
射あるいはランプやヒータにより上記多結晶シリコン膜
13を加熱Ｈし、溶融再結晶させて単結晶シリコン膜15に
する。さらに、表面の酸化シリコン膜14を除去した後、
第３図（ｃ）に示すように上記単結晶シリコン膜15をリ
ソグラフィにより島状の単結晶シリコン膜16にする。最
後に、各島状の単結晶シリコン膜16中に、第３図（ｄ）
に示すように通常のICプロセスによりＰ形単結晶シリコ
ン17,N+形単結晶シリコン18,P+形単結晶シリコン19の各
部を形成し、さらに酸化シリコン膜20,ゲート酸化シリ
コン膜21,ゲート多結晶シリコン膜22,Al電極23等を形成
して、第１図に示すホトダイオードアレイ4,第2MOSFET
2,ダイオード３および抵抗５を作製する。
こうして、光結合型半導体リレーの発光部たるLED6とス
イッチング部たる第1MOSFET1を除く前述の立下がり時間
短縮回路を含む受光部が１つのチップ上の再結晶半導体
層つまり単結晶シリコン膜16に形成されるから、受光部
自体ひいては光結合型半導体リレーを小型コンパクト化
できるとともに、アモルファスシリコン層より結晶性の
良い上記再結晶半導体層によって良好な素子特性を得る
ことができる。
イッチング部たる第1MOSFET1を除く前述の立下がり時間
短縮回路を含む受光部が１つのチップ上の再結晶半導体
層つまり単結晶シリコン膜16に形成されるから、受光部
自体ひいては光結合型半導体リレーを小型コンパクト化
できるとともに、アモルファスシリコン層より結晶性の
良い上記再結晶半導体層によって良好な素子特性を得る
ことができる。
第４図は、小型コンパクト化を徹底すべく第３図の半導
体チップにさらに第1MOSFET1を縦型に組み込んだ半導体
チップの一部破断斜視図を示している。この半導体チッ
プは、N+形単結晶シリコン基板25の表面にＮ形単結晶シ
リコンエピタキシャル層26を形成し、この層26を窓明け
して、ここに第３図（ｄ）と同じＰ形単結晶シリコン1
7,N+形単結晶シリコン18の各部およびゲート酸化シリコ
ン膜21,ゲート多結晶シリコン膜22を夫々形成して、縦
型の第1MOSFET1の要部を作る。次に、表面全体に酸化シ
リコン膜27,多結晶シリコン膜，酸化シリコン膜を順次
形成し、次いで第３図（ｂ），（ｃ）と同様に加熱Ｈに
より上記多結晶シリコン膜をＰ形単結晶シリコン膜28と
し、これを島状にパターニングする。そして、各島状の
単結晶シリコン膜28中に第３図（ｄ）と同様にN+形単結
晶シリコン29,P+形単結晶シリコン30の各部を形成し、
さらに酸化シリコン膜31,上記第1MOSFET1用や他の素子
用のAl電極32,33等を形成して、第１図に示すホトダイ
オードアレイ4,第2MOSFET2,ダイオード３および抵抗５
を作製する。なお、単結晶シリコン膜28の形成に用いら
れる加熱Ｈは、下層に形成した第1MOSFET1の熱的損傷を
防ぐため、レーザ光または電子ビームの照射によるのが
よい。
体チップにさらに第1MOSFET1を縦型に組み込んだ半導体
チップの一部破断斜視図を示している。この半導体チッ
プは、N+形単結晶シリコン基板25の表面にＮ形単結晶シ
リコンエピタキシャル層26を形成し、この層26を窓明け
して、ここに第３図（ｄ）と同じＰ形単結晶シリコン1
7,N+形単結晶シリコン18の各部およびゲート酸化シリコ
ン膜21,ゲート多結晶シリコン膜22を夫々形成して、縦
型の第1MOSFET1の要部を作る。次に、表面全体に酸化シ
リコン膜27,多結晶シリコン膜，酸化シリコン膜を順次
形成し、次いで第３図（ｂ），（ｃ）と同様に加熱Ｈに
より上記多結晶シリコン膜をＰ形単結晶シリコン膜28と
し、これを島状にパターニングする。そして、各島状の
単結晶シリコン膜28中に第３図（ｄ）と同様にN+形単結
晶シリコン29,P+形単結晶シリコン30の各部を形成し、
さらに酸化シリコン膜31,上記第1MOSFET1用や他の素子
用のAl電極32,33等を形成して、第１図に示すホトダイ
オードアレイ4,第2MOSFET2,ダイオード３および抵抗５
を作製する。なお、単結晶シリコン膜28の形成に用いら
れる加熱Ｈは、下層に形成した第1MOSFET1の熱的損傷を
防ぐため、レーザ光または電子ビームの照射によるのが
よい。
こうして、光結合型半導体リレーの発光部たるLED6を除
く前述の立下がり時間短縮回路を含む受光部とスイッチ
ング部が１つのチップ上に形成され、しかも主要素子た
る第1,第2MOSFET1,2およびホトダイオードアレイ４が総
て同極性のＮ形であるので、受光部自体ひいては光結合
型半導体リレーを前述の実施例よりも一層小型コンパク
ト化できるのみならず少ないマスク枚数と工数でもって
良好な特性の光結合型半導体リレーを容易かつ安価に製
造することができ、その効果は著しい。
く前述の立下がり時間短縮回路を含む受光部とスイッチ
ング部が１つのチップ上に形成され、しかも主要素子た
る第1,第2MOSFET1,2およびホトダイオードアレイ４が総
て同極性のＮ形であるので、受光部自体ひいては光結合
型半導体リレーを前述の実施例よりも一層小型コンパク
ト化できるのみならず少ないマスク枚数と工数でもって
良好な特性の光結合型半導体リレーを容易かつ安価に製
造することができ、その効果は著しい。
なお、上記第４図の実施例では、スイッチング用の第1M
OSFET1をドレインを基板にとった縦型で形成し、この上
に放電用の第2MOSFET2等他の素子を形成したが、第1MOS
FET1の負荷電圧，負荷電流が小さい場合は、これを第2M
OSFET2等と同一の島状単結晶シリコン膜中に作り込むこ
ともできる。なお、本発明が図示の実施例に限られない
のはいうまでもない。
OSFET1をドレインを基板にとった縦型で形成し、この上
に放電用の第2MOSFET2等他の素子を形成したが、第1MOS
FET1の負荷電圧，負荷電流が小さい場合は、これを第2M
OSFET2等と同一の島状単結晶シリコン膜中に作り込むこ
ともできる。なお、本発明が図示の実施例に限られない
のはいうまでもない。
＜発明の効果＞ 以上の説明で明らかなように、本発明の半導体装置は、
スイッチング用のノーマリ・オフＮチャネルのMOSFET
と、このMOSFETのゲートに光起電力による閾値正電圧以
上の電圧を印加する光電変換素子と、上記MOSFETと逆に
オン・オフ動作して光電変換素子の光起電力が消失した
とき上記ゲートに蓄積されていた正電荷を急速に放電す
る放電用のノーマリ・オフＮチャネルあるいはノーマリ
・オンＮチャネルのMOSFETと、これらの間に接続された
抵抗やダイオードとを１つのチップ上に形成するととも
に、スイッチング用のMOSFETを除く上記総ての素子を結
晶性の良い再結晶半導体層に形成しているので、スイッ
チングにおけるオフ時の立下がり時間を従来よりも大幅
に短縮してスイッチング特性を著しく向上でき、良好な
特性の光結合半導体リレー等をコンパクトかつ安価に作
ることができる。
スイッチング用のノーマリ・オフＮチャネルのMOSFET
と、このMOSFETのゲートに光起電力による閾値正電圧以
上の電圧を印加する光電変換素子と、上記MOSFETと逆に
オン・オフ動作して光電変換素子の光起電力が消失した
とき上記ゲートに蓄積されていた正電荷を急速に放電す
る放電用のノーマリ・オフＮチャネルあるいはノーマリ
・オンＮチャネルのMOSFETと、これらの間に接続された
抵抗やダイオードとを１つのチップ上に形成するととも
に、スイッチング用のMOSFETを除く上記総ての素子を結
晶性の良い再結晶半導体層に形成しているので、スイッ
チングにおけるオフ時の立下がり時間を従来よりも大幅
に短縮してスイッチング特性を著しく向上でき、良好な
特性の光結合半導体リレー等をコンパクトかつ安価に作
ることができる。
第１図は本発明の第１の半導体装置の一例たる光結合型
半導体リレーの回路図、第２図は本発明の第２の半導体
装置の一例たる光結合型半導体リレーの回路図、第３図
は上記実施例の製造方法を示す図、第４図は１チップ上
に形成された上記実施例の一部破断斜視図、第５図，第
６図，第７図は従来の光結合型半導体リレーを示す回路
図である。 １…ノーマリ・オフＮチャネルの第1MOSFET、２…ノー
マリ・オフＮチャネルの第2MOSFET、3,9…ダイオード、
４…ホトダイオードアレイ、５…抵抗、６…LED、７…
ノーマリ・オンＮチャネルの第2MOSFET、８…第１抵
抗、10…第２抵抗。
半導体リレーの回路図、第２図は本発明の第２の半導体
装置の一例たる光結合型半導体リレーの回路図、第３図
は上記実施例の製造方法を示す図、第４図は１チップ上
に形成された上記実施例の一部破断斜視図、第５図，第
６図，第７図は従来の光結合型半導体リレーを示す回路
図である。 １…ノーマリ・オフＮチャネルの第1MOSFET、２…ノー
マリ・オフＮチャネルの第2MOSFET、3,9…ダイオード、
４…ホトダイオードアレイ、５…抵抗、６…LED、７…
ノーマリ・オンＮチャネルの第2MOSFET、８…第１抵
抗、10…第２抵抗。
Claims (2)
- 【請求項１】第１のノーマリ・オフのＮチャネルMOSFET
と、この第１のMOSFETのゲート，ソース間に接続した第
２のノーマリ・オフのＮチャネルMOSFETと、この第２の
MOSFETのゲート，ソース間に接続したダイオードと、上
記第２のMOSFETのゲート，ドレイン間に互いに並列に接
続した抵抗と光電変換素子アレイとが１つのチップ上に
形成されるとともに、上記第２のMOSFETとダイオードと
抵抗と光電変換素子アレイとが再結晶半導体層に形成さ
れた半導体装置。 - 【請求項２】ノーマリ・オフのＮチャネルMOSFETと、こ
のノーマリ・オフのMOSFETのゲート，ソース間に接続し
たノーマリ・オンのＮチャネルMOSFETと、このノーマリ
・オフのMOSFETのソース，ドレイン間に互いに直列に接
続した第１の抵抗とダイオードと、上記ノーマリ・オン
のMOSFETのゲート，ソース間に接続した第２の抵抗と、
上記第１の抵抗とダイオードの間の端子と上記ノーマリ
・オンのMOSFETのゲートとの間に接続した光電変換素子
アレイとが１つのチップ上に形成されるとともに、上記
ノーマリ・オンのMOSFETと第１の抵抗とダイオードと第
２の抵抗と光電変換素子アレイとが再結晶半導体層に形
成された半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30482288A JPH0748559B2 (ja) | 1988-11-30 | 1988-11-30 | 半導体装置 |
| US07/443,278 US5105090A (en) | 1988-11-30 | 1989-11-28 | Semiconductor device with a photodetector switching device |
| DE68914794T DE68914794T2 (de) | 1988-11-30 | 1989-11-30 | Lichtempfindliche Halbleitervorrichtung. |
| EP89312504A EP0371814B1 (en) | 1988-11-30 | 1989-11-30 | Light-sensitive semiconductor device |
| US07/777,668 US5223446A (en) | 1988-11-30 | 1991-10-16 | Semiconductor device with a photodetector switching device grown on a recrystallized monocrystal silicon film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30482288A JPH0748559B2 (ja) | 1988-11-30 | 1988-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02150076A JPH02150076A (ja) | 1990-06-08 |
| JPH0748559B2 true JPH0748559B2 (ja) | 1995-05-24 |
Family
ID=17937670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30482288A Expired - Fee Related JPH0748559B2 (ja) | 1988-11-30 | 1988-11-30 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5105090A (ja) |
| EP (1) | EP0371814B1 (ja) |
| JP (1) | JPH0748559B2 (ja) |
| DE (1) | DE68914794T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5223728A (en) * | 1992-04-02 | 1993-06-29 | Motorola, Inc. | Optical switch integrated circuit |
| US5221847A (en) * | 1992-06-26 | 1993-06-22 | At&T Bell Laboratories | Break-before-make control for form C solid-state relays with current limiter bypass |
| JP2801825B2 (ja) * | 1993-01-14 | 1998-09-21 | 株式会社東芝 | フォトカプラ装置 |
| US5592033A (en) * | 1993-12-16 | 1997-01-07 | Cooper Industries, Inc. | Photocell switching circuit |
| US5549762A (en) * | 1995-01-13 | 1996-08-27 | International Rectifier Corporation | Photovoltaic generator with dielectric isolation and bonded, insulated wafer layers |
| US5693952A (en) * | 1995-12-18 | 1997-12-02 | Sulzer Intermedics Inc. | Optically controlled high-voltage switch for an implantable defibrillator |
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| JP3013894B2 (ja) * | 1997-10-17 | 2000-02-28 | 日本電気株式会社 | Ｆｅｔ装置 |
| US6037602A (en) * | 1998-02-13 | 2000-03-14 | C.P. Clare Corporation | Photovoltaic generator circuit and method of making same |
| US6559488B1 (en) | 2000-10-02 | 2003-05-06 | Stmicroelectronics, Inc. | Integrated photodetector |
| US6743652B2 (en) * | 2002-02-01 | 2004-06-01 | Stmicroelectronics, Inc. | Method for making an integrated circuit device including photodiodes |
| US6580109B1 (en) | 2002-02-01 | 2003-06-17 | Stmicroelectronics, Inc. | Integrated circuit device including two types of photodiodes |
| US8961421B2 (en) * | 2007-04-19 | 2015-02-24 | General Electric Company | Transmit/receive circuitry for ultrasound systems |
| JP2009117528A (ja) * | 2007-11-05 | 2009-05-28 | Nec Electronics Corp | 光半導体リレー装置 |
| JP5938725B2 (ja) * | 2012-09-07 | 2016-06-22 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| JP6038745B2 (ja) * | 2013-08-22 | 2016-12-07 | 株式会社東芝 | ダイオード回路およびｄｃ−ｄｃコンバータ |
Family Cites Families (15)
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|---|---|---|---|---|
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| US4419586A (en) * | 1981-08-27 | 1983-12-06 | Motorola, Inc. | Solid-state relay and regulator |
| US4777387A (en) * | 1984-02-21 | 1988-10-11 | International Rectifier Corporation | Fast turn-off circuit for photovoltaic driven MOSFET |
| JPS60250719A (ja) * | 1984-05-25 | 1985-12-11 | Matsushita Electric Works Ltd | モス型電界効果トランジスタ利用リレ− |
| US4665316A (en) * | 1984-11-21 | 1987-05-12 | Telmos Incorporated | Photovoltaic relay switch |
| US4755697A (en) * | 1985-07-17 | 1988-07-05 | International Rectifier Corporation | Bidirectional output semiconductor field effect transistor |
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| IT1213384B (it) * | 1986-11-24 | 1989-12-20 | Lab Derivati Organici Mediolan | Processo per la preparazione controllata di gilcosaminoglicani a basso peso molecolare. |
| JPH0734482B2 (ja) * | 1987-04-30 | 1995-04-12 | シャープ株式会社 | 光結合型半導体リレ−装置 |
| US4859875A (en) * | 1987-08-28 | 1989-08-22 | Siemens Aktiengesellschaft | Optocoupler for power FET |
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-
1988
- 1988-11-30 JP JP30482288A patent/JPH0748559B2/ja not_active Expired - Fee Related
-
1989
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| Publication number | Publication date |
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| EP0371814B1 (en) | 1994-04-20 |
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