JPH0420010A - 光結合型リレー回路 - Google Patents
光結合型リレー回路Info
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- JPH0420010A JPH0420010A JP2123806A JP12380690A JPH0420010A JP H0420010 A JPH0420010 A JP H0420010A JP 2123806 A JP2123806 A JP 2123806A JP 12380690 A JP12380690 A JP 12380690A JP H0420010 A JPH0420010 A JP H0420010A
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- output mosfet
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- mosfet
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- 230000003287 optical effect Effects 0.000 title claims description 10
- 238000010168 coupling process Methods 0.000 title description 2
- 230000008878 coupling Effects 0.000 title 1
- 238000005859 coupling reaction Methods 0.000 title 1
- 238000003491 array Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、光結合方式を用いて入出力間を絶縁した光結
合型のリレー回路に関する。
合型のリレー回路に関する。
［従来の技術］
第３図は従来のＣ接点型の光結合型リレー回路を示す回
路図である。この回路にあっては、入力端子１６ａ、１
６ｂ間に接続された発光ダイオードｌが発生する光信号
を、第１及び第２のフォトダイオードアレイ２．３が受
光して光起電力を発生し、この光起電力をそれぞれ第１
及び第２の出力用ＭＯＳＦＥＴ４．５のゲート・ソース
間に印加するものである。なお、第１の出力用ＭＯＳＦ
ＥＴ４はノーマリ・オン型で、第２の出力用ＭＯＳＦＥ
Ｔ５はノーマリ・オフ型である。
路図である。この回路にあっては、入力端子１６ａ、１
６ｂ間に接続された発光ダイオードｌが発生する光信号
を、第１及び第２のフォトダイオードアレイ２．３が受
光して光起電力を発生し、この光起電力をそれぞれ第１
及び第２の出力用ＭＯＳＦＥＴ４．５のゲート・ソース
間に印加するものである。なお、第１の出力用ＭＯＳＦ
ＥＴ４はノーマリ・オン型で、第２の出力用ＭＯＳＦＥ
Ｔ５はノーマリ・オフ型である。
出力用ＭＯＳＦＥＴ４．５のゲート及びソースには、放
電回路を構成するノーマリ・オン型の制御用トランジス
タ８，９のソース及びドレイン若しくはドレイン及びソ
ースがそれぞれ接続されており、制御用トランジスタ８
．９のゲート・ソース間にはそれぞれ抵抗１０．１１が
接続されている。
電回路を構成するノーマリ・オン型の制御用トランジス
タ８，９のソース及びドレイン若しくはドレイン及びソ
ースがそれぞれ接続されており、制御用トランジスタ８
．９のゲート・ソース間にはそれぞれ抵抗１０．１１が
接続されている。
発光ダイオード１に入力信号が印加されて、フォトダイ
オードアレイ２，３に光起電力が発生すると、ノーマリ
・オン型の制御用トランジスタ８９のドレイン・ソース
間と抵抗１０．１１を介して光電流が流れ、各抵抗１０
．１１の両端に電圧が発生する。この電圧により、制御
用トランジスタ８．９が高抵抗状態にバイアスされるの
で、出力用ＭＯＳＦＥＴ４．５のゲート・ソース間にフ
ォトダイオードアレイ２，３の光起電力がそれぞれ印加
されて、第１の出力用ＭＯＳＦＥＴ４はオフ状態に、第
２の出力用ＭＯＳＦＥＴ５はオン状態となる。
オードアレイ２，３に光起電力が発生すると、ノーマリ
・オン型の制御用トランジスタ８９のドレイン・ソース
間と抵抗１０．１１を介して光電流が流れ、各抵抗１０
．１１の両端に電圧が発生する。この電圧により、制御
用トランジスタ８．９が高抵抗状態にバイアスされるの
で、出力用ＭＯＳＦＥＴ４．５のゲート・ソース間にフ
ォトダイオードアレイ２，３の光起電力がそれぞれ印加
されて、第１の出力用ＭＯＳＦＥＴ４はオフ状態に、第
２の出力用ＭＯＳＦＥＴ５はオン状態となる。
発光ダイオード１への入力信号が遮断されるとフォトダ
イオードアレイ２．３の光起電力が消失し、抵抗１０．
１１の両端電圧が消失するので、ノーマリ・オン型の制
御用トランジスタ８９はオン状態に戻り、出力用ＭＯＳ
ＦＥＴ４．５のゲート・ソース間の蓄積電荷を放電させ
るので、第１の出力用ＭＯＳＦＥＴ４はオン状態に、第
２の出力用ＭＯＳＦＥＴ５はオフ状態となる。
イオードアレイ２．３の光起電力が消失し、抵抗１０．
１１の両端電圧が消失するので、ノーマリ・オン型の制
御用トランジスタ８９はオン状態に戻り、出力用ＭＯＳ
ＦＥＴ４．５のゲート・ソース間の蓄積電荷を放電させ
るので、第１の出力用ＭＯＳＦＥＴ４はオン状態に、第
２の出力用ＭＯＳＦＥＴ５はオフ状態となる。
［発明が解決しようとする課！！］
ところでＣ接点型の半導体リレーにおいては、ａ接点側
が導通状態（Ｍａｋｅ）となる前にｂ接点側が非導通状
Ｂ（Ｂｒｅａｋ）となっている特性、つまりＢ Ｂ Ｍ
（Ｂｒｅａｋ Ｂｅｆｏｒｅ Ｍａｋｅ）が求められ
る場合がある。
が導通状態（Ｍａｋｅ）となる前にｂ接点側が非導通状
Ｂ（Ｂｒｅａｋ）となっている特性、つまりＢ Ｂ Ｍ
（Ｂｒｅａｋ Ｂｅｆｏｒｅ Ｍａｋｅ）が求められ
る場合がある。
しかしながら、上述の従来例回路にあっては、第１及び
第２のフォトダイオードアレイ２，３の能力が同等であ
った場合、出力用ＭＯＳＦＥＴ４５のドレイン・ゲート
間容量のミラー効果により、特にノーマリ・オン型であ
る第１の出力用ＭＯＳＦＥＴ４のスイッチング速度が遅
いため、ＢＢＭを実現することが困難であるという問題
があった。
第２のフォトダイオードアレイ２，３の能力が同等であ
った場合、出力用ＭＯＳＦＥＴ４５のドレイン・ゲート
間容量のミラー効果により、特にノーマリ・オン型であ
る第１の出力用ＭＯＳＦＥＴ４のスイッチング速度が遅
いため、ＢＢＭを実現することが困難であるという問題
があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、フォトダイオードアレイ等の能
力を変えることなく、Ｃ接点型の半導体リレーにおいて
ＢＢＭを実現できる光結合型のリレー回路を提供するこ
とにある。
の目的とするところは、フォトダイオードアレイ等の能
力を変えることなく、Ｃ接点型の半導体リレーにおいて
ＢＢＭを実現できる光結合型のリレー回路を提供するこ
とにある。
［課題を解決するための手段］ ゛
本発明に係る光結合型リレー回路にあっては、上記課題
を解決するため、第１図に示すように、人力信号に応答
して光信号を発生する発光ダイオード１と、発光ダイオ
ード１の光信号を受光するようにそれぞれ配置された第
１及び第２のフォトダイオードアレイ２，３と、第１及
び第２のフォトダイオードアレイ２．３のそれぞれの光
起電力をゲート・ソース間に印加されてそれぞれのドレ
イン・ソース間の導通状態と非導通状態が切り替わるノ
ーマリ・オン型の第１の出力用ＭＯＳＦＥＴ４及びノー
マリ・オフ型の第２の出力用ＭＯＳＦＥＴ５と、第１の
出力用ＭＯＳＦＥＴ４のソースへ接続され、第１の出力
用ＭＯＳＦＥＴ４を流れる負荷電流によってバイアス電
圧を発生するバイアス抵抗６と、第２の出力用ＭＯＳＦ
ＥＴ５のゲート・ソース間に接続され、バイアス抵抗６
により発生する電圧によって導通状態となる制御用トラ
ンジスタ７と、第１及び第２の出力用ＭＯＳＦＥＴ４．
５のそれぞれのゲート・ソース間の蓄積電荷を放電する
放電回路１８．１９とを備え、第１及び第２の出力用Ｍ
ＯＳＦＥＴ４．５の各ドレインはそれぞれの出力端子＋
７ａ、１７ｂに接続され、第１の出力用ＭＯＳＦＥＴ４
のソースは前記バイアス抵抗６を介して共通出力端子１
７ｃに、第２の出力用ＭＯＳＦＥＴ５のソースと共に接
続されていることを特徴とするものである。
を解決するため、第１図に示すように、人力信号に応答
して光信号を発生する発光ダイオード１と、発光ダイオ
ード１の光信号を受光するようにそれぞれ配置された第
１及び第２のフォトダイオードアレイ２，３と、第１及
び第２のフォトダイオードアレイ２．３のそれぞれの光
起電力をゲート・ソース間に印加されてそれぞれのドレ
イン・ソース間の導通状態と非導通状態が切り替わるノ
ーマリ・オン型の第１の出力用ＭＯＳＦＥＴ４及びノー
マリ・オフ型の第２の出力用ＭＯＳＦＥＴ５と、第１の
出力用ＭＯＳＦＥＴ４のソースへ接続され、第１の出力
用ＭＯＳＦＥＴ４を流れる負荷電流によってバイアス電
圧を発生するバイアス抵抗６と、第２の出力用ＭＯＳＦ
ＥＴ５のゲート・ソース間に接続され、バイアス抵抗６
により発生する電圧によって導通状態となる制御用トラ
ンジスタ７と、第１及び第２の出力用ＭＯＳＦＥＴ４．
５のそれぞれのゲート・ソース間の蓄積電荷を放電する
放電回路１８．１９とを備え、第１及び第２の出力用Ｍ
ＯＳＦＥＴ４．５の各ドレインはそれぞれの出力端子＋
７ａ、１７ｂに接続され、第１の出力用ＭＯＳＦＥＴ４
のソースは前記バイアス抵抗６を介して共通出力端子１
７ｃに、第２の出力用ＭＯＳＦＥＴ５のソースと共に接
続されていることを特徴とするものである。
［作 用］
本発明にあっては、このように、第２の出力用ＭＯＳＦ
ＥＴ５のゲート・ソース間に制御用トランジスタ７を接
続し、これを第１の出力用ＭＯＳＦＥＴ４を流れる負荷
電流によりバイアス抵抗６において発生する電圧によっ
て導通・非導通を切り替えるようにしたため、第１の出
力用ＭＯＳＦＥＴ４が非導通状態となり、抵抗６のバイ
アス電圧が消失して初めて第２の出力用ＭＯＳＦＥＴ５
に第２のフォトダイオードアレイ３が発する光起電力が
印加され導通状態となることになり、ＢＢＭが実現され
る。
ＥＴ５のゲート・ソース間に制御用トランジスタ７を接
続し、これを第１の出力用ＭＯＳＦＥＴ４を流れる負荷
電流によりバイアス抵抗６において発生する電圧によっ
て導通・非導通を切り替えるようにしたため、第１の出
力用ＭＯＳＦＥＴ４が非導通状態となり、抵抗６のバイ
アス電圧が消失して初めて第２の出力用ＭＯＳＦＥＴ５
に第２のフォトダイオードアレイ３が発する光起電力が
印加され導通状態となることになり、ＢＢＭが実現され
る。
［実施例］
第１図は本発明の一実施例を示す回路図で、本実施例に
おいては、前記放電回路１８．１９はそれぞれノーマリ
・オン型の制御用トランジスタ８．９及び抵抗１０．１
１で構成されている。
おいては、前記放電回路１８．１９はそれぞれノーマリ
・オン型の制御用トランジスタ８．９及び抵抗１０．１
１で構成されている。
発光ダイオード１は入力端子１６ａ、１６ｂ間に接続さ
れ、発光ダイオード１は第１及び第２のフォトダイオー
ドアレイ２，３と光結合されており、第１のフォトダイ
オードアレイ２の正極は、後述の第３の制御用トランジ
スタ７のための第３のバイアス抵抗６を介してノーマリ
・オン型の第１の出力用ＭＯＳＦＥＴ４のソースに、負
極は第１の制御用トランジスタ８のための第１のバイア
ス抵抗１０を介して第１の出力用ＭＯＳＦＥＴ４のゲー
トにそれぞれ接続されている。また、第２のフォトダイ
オードアレイ３の正極は、ノーマリ・オフ型の第２の出
力用ＭＯＳＦＥＴ５のゲートに、負極は第２の制御用ト
ランジスタ９のための第２のバイアス抵抗１１を介して
第２の出力用ＭＯＳＦＥＴ５のソースにそれぞれ接続さ
れている、第１の出力用ＭＯＳＦＥＴ４のゲートには、
ノーマリ・オン型の第１の制御用トランジスタ８のソー
スが接続され、この制御用トランジスタ８のドレインは
第１のフォトダイオードアレイ２の正極に接続されてい
る。第２の出力用ＭＯＳＦＥＴ５のゲートには、ノーマ
リ・オン型の第２の制御用トランジスタ９ドレインが接
続され、この制御用トランジスタ９のソースは第２の出
力用ＭＯＳＦＥＴ５のソースに接続されている。
れ、発光ダイオード１は第１及び第２のフォトダイオー
ドアレイ２，３と光結合されており、第１のフォトダイ
オードアレイ２の正極は、後述の第３の制御用トランジ
スタ７のための第３のバイアス抵抗６を介してノーマリ
・オン型の第１の出力用ＭＯＳＦＥＴ４のソースに、負
極は第１の制御用トランジスタ８のための第１のバイア
ス抵抗１０を介して第１の出力用ＭＯＳＦＥＴ４のゲー
トにそれぞれ接続されている。また、第２のフォトダイ
オードアレイ３の正極は、ノーマリ・オフ型の第２の出
力用ＭＯＳＦＥＴ５のゲートに、負極は第２の制御用ト
ランジスタ９のための第２のバイアス抵抗１１を介して
第２の出力用ＭＯＳＦＥＴ５のソースにそれぞれ接続さ
れている、第１の出力用ＭＯＳＦＥＴ４のゲートには、
ノーマリ・オン型の第１の制御用トランジスタ８のソー
スが接続され、この制御用トランジスタ８のドレインは
第１のフォトダイオードアレイ２の正極に接続されてい
る。第２の出力用ＭＯＳＦＥＴ５のゲートには、ノーマ
リ・オン型の第２の制御用トランジスタ９ドレインが接
続され、この制御用トランジスタ９のソースは第２の出
力用ＭＯＳＦＥＴ５のソースに接続されている。
第１の出力用ＭＯＳＦＥＴ４のドレインは、−方の出力
端子１７ａに、ソースは第３のバイアス抵抗６を介して
共通出力端子１７ｃに接続されている。第２の出力用Ｍ
ＯＳＦＥＴ５のドレインは他方の出力端子１７ｂに、ソ
ースは共通出力端子１７ｃに接続されている。ノーマリ
・オフ型の第３の制御用トランジスタ７のドレインは第
２の出力用ＭＯＳＦＥＴ５のゲートに、ソースは同しく
第２の出力用ＭＯＳＦＥＴ５のソースに、ゲートは第１
の出力用ＭＯＳＦＥＴ４のソースにそれぞれ接続されて
いる。出力端子１７ａ、１７ｃ間には第１の直流電源１
２と第１の負荷１４の直列回路が接続され、出力端子１
７ｂ、１７ｃ間には第２の直流電源１３と第２の負荷１
５の直列回路が接続されている。
端子１７ａに、ソースは第３のバイアス抵抗６を介して
共通出力端子１７ｃに接続されている。第２の出力用Ｍ
ＯＳＦＥＴ５のドレインは他方の出力端子１７ｂに、ソ
ースは共通出力端子１７ｃに接続されている。ノーマリ
・オフ型の第３の制御用トランジスタ７のドレインは第
２の出力用ＭＯＳＦＥＴ５のゲートに、ソースは同しく
第２の出力用ＭＯＳＦＥＴ５のソースに、ゲートは第１
の出力用ＭＯＳＦＥＴ４のソースにそれぞれ接続されて
いる。出力端子１７ａ、１７ｃ間には第１の直流電源１
２と第１の負荷１４の直列回路が接続され、出力端子１
７ｂ、１７ｃ間には第２の直流電源１３と第２の負荷１
５の直列回路が接続されている。
次に、上記実施例の動作を説明する。
第１の出力用ＭＯＳＦＥＴ４はノーマリ・オン型であり
負荷電流が流れている。従って、第３の抵抗６ではバイ
アス電圧が発生し、第３の制御用トランジスタ７を導通
状態としている。この状態で、入力端子１６ａ、１６ｂ
間に入力信号が通電されると、発光ダイオード１が光信
号を発生し、この光信号を受光して第２のフォトダイオ
ードアレイ３では光起電力が発生する。そのうち光ｉｔ
流は第２、第３の制御用トランジスタ９．７を介して第
２の抵抗１１へと流れる。従って、第２の抵抗１１はバ
イアス電圧を発生し、第２の制御用トランジスタ９を高
抵抗状態にバイアスする。しかし、上記のように第３の
制御用トランジスタ７が導通状態にあるため、第２のフ
ォトダイオードアレイ３にて発生する光起電力は第２の
出力用ＭＯＳＦＥＴ５に印加されることはない。
負荷電流が流れている。従って、第３の抵抗６ではバイ
アス電圧が発生し、第３の制御用トランジスタ７を導通
状態としている。この状態で、入力端子１６ａ、１６ｂ
間に入力信号が通電されると、発光ダイオード１が光信
号を発生し、この光信号を受光して第２のフォトダイオ
ードアレイ３では光起電力が発生する。そのうち光ｉｔ
流は第２、第３の制御用トランジスタ９．７を介して第
２の抵抗１１へと流れる。従って、第２の抵抗１１はバ
イアス電圧を発生し、第２の制御用トランジスタ９を高
抵抗状態にバイアスする。しかし、上記のように第３の
制御用トランジスタ７が導通状態にあるため、第２のフ
ォトダイオードアレイ３にて発生する光起電力は第２の
出力用ＭＯＳＦＥＴ５に印加されることはない。
一方、発光ダイオードｌにて発生した光信号によって第
１のフォトダイオードアレイ２においても光電流が発生
し、第１の制御用トランジスタ８及び第１の抵抗ｌＯを
介して流れることにより、第１の抵抗１０において発生
した電圧が第１の制御用トランジスタ８を高抵抗状態に
バイアスし、第１のフォトダイオードアレイ２において
発生した光起電力は第１の出力用ＭＯＳＦＥＴ４に印加
され、第１の出力用ＭＯＳＦＥＴ４を非導通状態にする
。
１のフォトダイオードアレイ２においても光電流が発生
し、第１の制御用トランジスタ８及び第１の抵抗ｌＯを
介して流れることにより、第１の抵抗１０において発生
した電圧が第１の制御用トランジスタ８を高抵抗状態に
バイアスし、第１のフォトダイオードアレイ２において
発生した光起電力は第１の出力用ＭＯＳＦＥＴ４に印加
され、第１の出力用ＭＯＳＦＥＴ４を非導通状態にする
。
第１の出力用ＭＯＳＦＥＴ４が非導通状態となることに
より、第１の直流電源Ｉ２及び第１の負荷１４を通して
流れる負荷電流が遮断され、第３の抵抗６にて発生して
いた電圧が消失することにより、第３の制御用トランジ
スタ７が非導通状態となるため、第２のフォトダイオー
ドアレイ３において発生している光起電力が第２の出力
用ＭＯＳＦＥＴ５に印加され、この出力用ＭＯＳＦＥＴ
５を導通状態にする。
より、第１の直流電源Ｉ２及び第１の負荷１４を通して
流れる負荷電流が遮断され、第３の抵抗６にて発生して
いた電圧が消失することにより、第３の制御用トランジ
スタ７が非導通状態となるため、第２のフォトダイオー
ドアレイ３において発生している光起電力が第２の出力
用ＭＯＳＦＥＴ５に印加され、この出力用ＭＯＳＦＥＴ
５を導通状態にする。
以上のように、ａ接点側が導通状態となる前にｂ接点側
が非導通状態となり、ＢＢＭが実現されるものである。
が非導通状態となり、ＢＢＭが実現されるものである。
なお、上記実施例においては、第１及び第２の出力用Ｍ
ＯＳＦＥＴ４．５のそれぞれのゲート・ソース間の蓄積
電荷を放電する放電回路１８．１９を、それぞれノーマ
リ・オン型の制御用トランジスタ８．９及び抵抗１０．
１１で構成したが、本発明がこれに限定されるものでな
いことは勿論である。
ＯＳＦＥＴ４．５のそれぞれのゲート・ソース間の蓄積
電荷を放電する放電回路１８．１９を、それぞれノーマ
リ・オン型の制御用トランジスタ８．９及び抵抗１０．
１１で構成したが、本発明がこれに限定されるものでな
いことは勿論である。
［発明の効果１
本発明にあっては、上述のように、第２の出力用ＭＯＳ
ＦＥＴのゲート・ソース間にノーマリ・オン型の制御用
トランジスタを接続し、これを第１の出力用ＭＯＳＦＥ
Ｔを流れる負荷電流によりバイアス抵抗において発生す
る電圧によって導通・非導通を切り替えるようにしたた
め、第１の出力用ＭＯＳ Ｆ ＥＴが非導通状態となり
負荷電流が遮断されることで、前記抵抗において発生し
ていたバイアス電圧が消失して初めて第２の出力用ＭＯ
ＳＦＥＴに第２のフォトダイオードアレイが発する光起
電力が印加され導通状態となることになる。従って、本
発明によれば、フォトダイオードアレイ等の能力を変え
ることなく、Ｃ接点型の半導体リレーにおいてＢＢＭを
実現できる光結合型のリレー回路を提供できる。
ＦＥＴのゲート・ソース間にノーマリ・オン型の制御用
トランジスタを接続し、これを第１の出力用ＭＯＳＦＥ
Ｔを流れる負荷電流によりバイアス抵抗において発生す
る電圧によって導通・非導通を切り替えるようにしたた
め、第１の出力用ＭＯＳ Ｆ ＥＴが非導通状態となり
負荷電流が遮断されることで、前記抵抗において発生し
ていたバイアス電圧が消失して初めて第２の出力用ＭＯ
ＳＦＥＴに第２のフォトダイオードアレイが発する光起
電力が印加され導通状態となることになる。従って、本
発明によれば、フォトダイオードアレイ等の能力を変え
ることなく、Ｃ接点型の半導体リレーにおいてＢＢＭを
実現できる光結合型のリレー回路を提供できる。
第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図である。 １・・・発光ダイオード、２・・・のフォトダイオード
アレイ、３・・・第２のフォトダイオードアレイ、４・
・・第１の出力用ＭＯＳＦＥＴ、５・・・第２の出力用
ＭＯＳＦＥＴ、６・・・バイアス抵抗、７・・・制御用
トランジスタ、１７ａ、１７ｂ・・・出力端子、１７ｃ
・・・共通出力端子、１８．１９・・・放電回路。
例を示す回路図である。 １・・・発光ダイオード、２・・・のフォトダイオード
アレイ、３・・・第２のフォトダイオードアレイ、４・
・・第１の出力用ＭＯＳＦＥＴ、５・・・第２の出力用
ＭＯＳＦＥＴ、６・・・バイアス抵抗、７・・・制御用
トランジスタ、１７ａ、１７ｂ・・・出力端子、１７ｃ
・・・共通出力端子、１８．１９・・・放電回路。
Claims (1)
- （１）入力信号に応答して光信号を発生する発光ダイオ
ードと、 発光ダイオードの光信号を受光するようにそれぞれ配置
された第１及び第２のフォトダイオードアレイと、 第１及び第２のフォトダイオードアレイのそれぞれの光
起電力をゲート・ソース間に印加されてそれぞれのドレ
イン・ソース間の導通状態と非導通状態が切り替わるノ
ーマリ・オン型の第１の出力用ＭＯＳＦＥＴ及びノーマ
リ・オフ型の第２の出力用ＭＯＳＦＥＴと、 第１の出力用ＭＯＳＦＥＴのソースへ接続され、第１の
出力用ＭＯＳＦＥＴを流れる負荷電流によってバイアス
電圧を発生するバイアス抵抗と、第２の出力用ＭＯＳＦ
ＥＴのゲート・ソース間に接続され、バイアス抵抗によ
り発生する電圧によって導通状態となる制御用トランジ
スタと、第１及び第２の出力用ＭＯＳＦＥＴのそれぞれ
のゲート・ソース間の蓄積電荷を放電する放電回路とを
備え、 第１及び第２の出力用ＭＯＳＦＥＴの各ドレインはそれ
ぞれの出力端子に接続され、第１の出力用ＭＯＳＦＥＴ
のソースは前記バイアス抵抗を介して共通出力端子に、
第２の出力用ＭＯＳＦＥＴのソースと共に接続されてい
ることを特徴とする光結合型リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123806A JPH0420010A (ja) | 1990-05-14 | 1990-05-14 | 光結合型リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123806A JPH0420010A (ja) | 1990-05-14 | 1990-05-14 | 光結合型リレー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0420010A true JPH0420010A (ja) | 1992-01-23 |
Family
ID=14869789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123806A Pending JPH0420010A (ja) | 1990-05-14 | 1990-05-14 | 光結合型リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0420010A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172552B1 (en) | 1997-10-17 | 2001-01-09 | Nec Corporation | FET device for use in solid-state relay |
| JP2014167962A (ja) * | 2013-02-28 | 2014-09-11 | Toshiba Corp | 光結合装置 |
-
1990
- 1990-05-14 JP JP2123806A patent/JPH0420010A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172552B1 (en) | 1997-10-17 | 2001-01-09 | Nec Corporation | FET device for use in solid-state relay |
| JP2014167962A (ja) * | 2013-02-28 | 2014-09-11 | Toshiba Corp | 光結合装置 |
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