JPH0748562B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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- JPH0748562B2 JPH0748562B2 JP1001497A JP149789A JPH0748562B2 JP H0748562 B2 JPH0748562 B2 JP H0748562B2 JP 1001497 A JP1001497 A JP 1001497A JP 149789 A JP149789 A JP 149789A JP H0748562 B2 JPH0748562 B2 JP H0748562B2
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Description
【発明の詳細な説明】 (イ)産業上の利用分野 この発明は半導体装置の製造方法に関し、詳しくは高融
点ゲート電極を用いたMOS型半導体素子を有する半導体
装置のイオン注入法による製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a MOS semiconductor element using a high melting point gate electrode by an ion implantation method. .
(ロ)従来の技術 従来、例えば集積度の高い半導体装置の製造において、
不純物ドーピングや固体表面の物性制御の際マスクパタ
ーン通りに高精度の選択ドーピングができるイオン注入
法が効果的に用いられている。一方、集積度の向上に伴
いアニーリングや表面平坦化の目的で高温加熱処理が汎
用されるようになっているため、用いる材質にも種々の
制限が生じるようになっている。(B) Conventional Technology Conventionally, for example, in manufacturing a highly integrated semiconductor device,
An ion implantation method, which enables highly accurate selective doping according to a mask pattern, is effectively used when doping impurities or controlling the physical properties of a solid surface. On the other hand, as the degree of integration is improved, high-temperature heat treatment is widely used for the purpose of annealing and surface flattening, and therefore various restrictions are imposed on the material used.
例えばFETのゲート電極としては、少なくともイオン注
入処理後のアニール処理(例えば約1000℃)に耐える材
質が必要であるため融点の高いシリコンが従来使われて
いた。しかし、最近、半導体装置の微細化と共に融点が
高くかつ比抵抗がより小さい電極材料が求められるよう
になり、タングステン(W)、モリブデン(Mo)、チタ
ン(Ti)等のメタルゲート電極の応用が検討されてい
る。低抵抗ゲートとして、タングステン/多結晶シリコ
ン(n+−PolySi)構造が有望であるが、500〜600℃以上
の熱処理を行うとW/n+−PolySi界面でシリサイド化反応
が生じ実用化できない。For example, as the gate electrode of the FET, silicon having a high melting point has been conventionally used because at least a material that can withstand the annealing treatment (for example, about 1000 ° C.) after the ion implantation treatment is required. However, with the recent miniaturization of semiconductor devices, an electrode material having a high melting point and a low specific resistance has been required, and the application of metal gate electrodes such as tungsten (W), molybdenum (Mo), titanium (Ti), etc. Is being considered. As a low resistance gate, a tungsten / polycrystalline silicon (n + -PolySi) structure is promising, but if heat treatment at 500 to 600 ° C or higher is performed, a silicidation reaction occurs at the W / n + -PolySi interface and it cannot be put to practical use.
そこでシリサイド化反応を防止するために、拡散バリア
となる窒化チタン(TiN)膜を用いて、W/TiN/n+−PolyS
i構造を有するゲート構造が提案されている。Therefore, in order to prevent the silicidation reaction, a titanium nitride (TiN) film that serves as a diffusion barrier is used to form W / TiN / n + -PolyS
A gate structure having an i structure has been proposed.
(ハ)発明が解決しようとする課題 しかし、上記タングステンゲート電極を適用してイオン
注入法によりMOS型半導体素子を形成する半導体装置の
製造においては、タングステンの結晶構造が柱状になっ
ているため、タングステンゲート電極形成後にゲート構
成面よりソース、ドレイン形成用のイオンを照射をした
とき、タングステン結晶構造の隙間をイオンが大きな衝
突もせず結晶内部まで侵入するいわゆるチャンネリング
が生じ易く、また照射されたイオンがゲート電極の中を
通過してゲート下地のチャンネル部にまで注入され、し
きい値電圧を狂わす恐れがある。(C) Problems to be Solved by the Invention However, in the manufacture of a semiconductor device in which the tungsten gate electrode is applied to form a MOS semiconductor element by an ion implantation method, since the crystal structure of tungsten is columnar, When ions for source and drain formation are irradiated from the gate structure surface after forming the tungsten gate electrode, so-called channeling in which the ions penetrate into the crystal without causing a large collision in the gap of the tungsten crystal structure easily occurs Ions may pass through the gate electrode and be injected into the channel portion under the gate, possibly disturbing the threshold voltage.
またゲート電極形成後、この上に通常常圧CVD法で層間
絶縁膜(NSG,NSG/BPSG等)の形成が行われているが、こ
の時ゲート電極表面が酸化されて酸化タングステン(WO
2)が生成する。この後、900〜1000℃程度の高温熱処理
(例えばアニール処理)を行った場合、酸化タングステ
ン自体、高温熱処理に対して昇華が起こり、強度もなく
非常に不安定である為絶縁膜との界面、例えばNSG/W界
面が不安定となり、後のコンタクト形成工程に支障が生
じる不都合があった。After the gate electrode is formed, an interlayer insulating film (NSG, NSG / BPSG, etc.) is usually formed on the gate electrode by the atmospheric pressure CVD method. At this time, the surface of the gate electrode is oxidized and tungsten oxide (WO
2 ) is generated. After that, when a high temperature heat treatment (for example, an annealing treatment) of about 900 to 1000 ° C. is performed, tungsten oxide itself, sublimation occurs with respect to the high temperature heat treatment, and since it is very unstable without strength, For example, the NSG / W interface becomes unstable, which hinders the subsequent contact formation process.
また上記3層膜,W/TiN/n+−PolySiではエッチングが困
難である。Further, it is difficult to etch with the above-mentioned three-layer film, W / TiN / n + -PolySi.
この発明は、上記課題を解決するためになされたもので
あり、ゲート電極のエッチングが比較的容易であって、
イオン注入処理時におけるタングステンゲート電極のマ
スク性を向上し、さらに層間絶縁膜形成又はアニール処
理時におけるタングステンゲート電極表面の不安定な酸
化タングステンの生成を防止してコンタクト形成の容易
な半導体装置の製造方法を提供しようとするものであ
る。The present invention has been made to solve the above problems, the gate electrode is relatively easy to etch,
A semiconductor device in which contact formation is facilitated by improving the maskability of the tungsten gate electrode during the ion implantation process and preventing the formation of unstable tungsten oxide on the surface of the tungsten gate electrode during the interlayer insulating film formation or the annealing process. It is intended to provide a method.
(ニ)課題を解決するための手段 この発明によれば、半導体基板上に絶縁膜を介して、ポ
リシリコン及びタングステンを順次形成し、パターニン
グによりゲート電極を設ける工程と、アンモニア雰囲気
中で熱処理することにより、上記タングステンの表面、
側面及び上記ポリシリコンとの界面を窒化処理する工程
と、上記電極面側からイオン注入処理を行い、ソース及
びドレインを形成する工程とを有することを特徴とする
半導体装置の製造方法が提供され。(D) Means for Solving the Problems According to the present invention, a step of sequentially forming polysilicon and tungsten on a semiconductor substrate via an insulating film, and providing a gate electrode by patterning, and heat treatment in an ammonia atmosphere By this, the surface of the tungsten,
A method of manufacturing a semiconductor device, comprising: a step of nitriding a side surface and an interface with the polysilicon; and a step of performing an ion implantation process from the electrode surface side to form a source and a drain.
この発明においては、まず所定の導電型不純物がドーピ
ングされたSi、GaAs等の半導体基板上の絶縁膜上にn+−
ポリシリコン膜を形成し、その上に直接タングステン膜
を形成して、ゲート電極を設ける。In the present invention, first, n + − is formed on an insulating film on a semiconductor substrate such as Si or GaAs doped with a predetermined conductivity type impurity.
A polysilicon film is formed, a tungsten film is directly formed on the polysilicon film, and a gate electrode is provided.
絶縁膜は、例えばこの半導体基板を高温の酸化雰囲気中
にさらして酸化膜を成長させるか、あるいはCVD法によ
って酸化膜を堆積して作製することができる。The insulating film can be produced, for example, by exposing the semiconductor substrate to a high temperature oxidizing atmosphere to grow the oxide film, or by depositing the oxide film by a CVD method.
この発明におけるゲート電極の窒化処理は酸素を除去し
たNH3ガス中で加熱して行われる。このときの加熱温度
は600〜900℃が適しており、加熱炉としては電気炉、グ
ラファイトヒータ炉、ランプ加熱炉が用いられるが、中
でもランプ加熱炉は瞬時加熱が行われ酸素の巻き込み防
止に有効であり、高品質の窒化タングステン(窒化膜)
がタングステンゲート電極の表面に形成されるので好ま
しい。The nitriding treatment of the gate electrode in this invention is performed by heating in NH 3 gas from which oxygen has been removed. A heating temperature of 600 to 900 ° C is suitable at this time, and an electric furnace, a graphite heater furnace, and a lamp heating furnace are used as the heating furnace. Among them, the lamp heating furnace is instantaneously heated and effective for preventing entrapment of oxygen. And high quality tungsten nitride (nitride film)
Are preferably formed on the surface of the tungsten gate electrode.
この発明においては、この後にこのゲート電極面側から
イオン注入処理を行ないソース及びドレインを形成す
る。イオン注入処理は通常イオン源にPH3、BF3やAsH3な
どのガスを10-3torr程度導入し、DCやRF放電によって生
じるプラズマ中よりイオンを引き出して半導体基板の所
定の位置に照射して行われる。このゲート電極面側から
イオン照射を行うと、イオンは絶縁膜を通過し、タング
ステンゲート電極下部は窒化膜によって遮閉されて、ド
レイン及びソースに相当する位置に的確に注入され、ゲ
ート電極下部は殆ど注入されず、ドレイン、ソース及び
それらの間のゲート電極の下部にチャンネル領域を形成
する。In the present invention, after that, ion implantation is performed from the gate electrode surface side to form the source and drain. Ion implantation is usually carried out by introducing a gas such as PH 3 , BF 3 or AsH 3 into the ion source at about 10 -3 torr, extracting ions from the plasma generated by DC or RF discharge, and irradiating the semiconductor substrate at a predetermined position. Is done. When ions are irradiated from the side of the gate electrode surface, the ions pass through the insulating film, the lower portion of the tungsten gate electrode is blocked by the nitride film, and the ions are accurately injected into the positions corresponding to the drain and the source. Almost no implantation is performed to form a channel region under the drain, the source and the gate electrode between them.
上記のようにして得られたMOS型半導体素子は通常層間
絶縁膜の堆積やアニール処理に付される。ここで層間絶
縁膜は、ゲート電極の窒化膜の上部周辺に例えばCVD法
によってSiO2を堆積して形成される。また、アニール処
理は、この層間絶縁膜の堆積後、イオン注入処理により
誘起された照射損傷を除去し、注入不純物原子を格子位
置に導入し電気的に活性化する目的で行われる。The MOS type semiconductor device obtained as described above is usually subjected to deposition of an interlayer insulating film and annealing treatment. Here, the interlayer insulating film is formed by depositing SiO 2 around the upper portion of the nitride film of the gate electrode by, for example, the CVD method. The annealing process is performed for the purpose of removing the irradiation damage induced by the ion implantation process after the deposition of the interlayer insulating film and introducing the implanted impurity atoms into the lattice position to electrically activate them.
しかしこのアニール処理は、イオン注入処理後に行えば
よく、上記層間絶縁膜の形成前に行ってもよい。アニー
ル処理温度は900〜1000℃が適している。However, this annealing treatment may be performed after the ion implantation treatment, and may be performed before the formation of the interlayer insulating film. Suitable annealing temperature is 900-1000 ℃.
(ホ)作用 この発明において形成されたタングステンゲート電極表
面の窒化タングステン膜は、イオン注入処理の際照射さ
れたイオンを遮閉してチャンネル領域へのイオン注入を
防止する。(E) Function The tungsten nitride film on the surface of the tungsten gate electrode formed in the present invention blocks the ions irradiated during the ion implantation process and prevents the ion implantation into the channel region.
また、この窒化タングステン膜は耐熱性、耐酸化性に優
れているので、ゲート電極上への層間絶縁膜の形成及び
アニール処理の際、タングステンゲート電極の表面酸化
劣化を防止する。Further, since this tungsten nitride film has excellent heat resistance and oxidation resistance, surface oxidation deterioration of the tungsten gate electrode is prevented during formation of the interlayer insulating film on the gate electrode and annealing treatment.
(ヘ)実施例 以下、ゲート電極がタングステン(W)膜と多結晶ポリ
シリコン(n+−PolySi)との2層構造からなる半導体装
置の製造方法の一例を第1図に示す工程説明図に基づい
て説明する。(F) Example Hereinafter, an example of a method of manufacturing a semiconductor device in which a gate electrode has a two-layer structure of a tungsten (W) film and polycrystalline polysilicon (n + -PolySi) is shown in the process explanatory diagram of FIG. It will be explained based on.
まず、シリコンにホウ素をドープしたP型の半導体基板
1を高温の酸化雰囲気中にさらし、絶縁膜(SiO2)2を
形成した後に、多結晶ポリシリコン(n+−PolySi)膜3
及びタングステン(W)膜4を堆積し(第1図
(a))、反応性イオンエッチング(RIE)法により、
2層膜(W/n+−PolySi)からなる電極を形成する。(同
(b))。First, a P-type semiconductor substrate 1 in which silicon is doped with boron is exposed to a high-temperature oxidizing atmosphere to form an insulating film (SiO 2 ) 2, and then a polycrystalline polysilicon (n + -PolySi) film 3 is formed.
Then, a tungsten (W) film 4 is deposited (FIG. 1 (a)), and by a reactive ion etching (RIE) method,
An electrode composed of a two-layer film (W / n + -PolySi) is formed. (Same (b)).
その後、800〜900℃の温度で、アンモニア雰囲気中にて
アニーリング処理を行ない、窒化膜(W・N)5を形成
する(同(c))。このとき通常の電気炉で行うと酸素
等の巻き込みによりWO2が形成されるために、ランプ加
熱炉を用いるほうがよい。さらに、ソース6及びドレイ
ン7を形成するためにAs+(n+)またはBF2 +(p+)をゲ
ート電極面側から注入し(同図(d))、常圧CVD法等
により層間絶縁膜(NSG)8を形成した(同図(e))
後に、注入した不純物(As+、BF2 +)を活性化するため
に950〜1000℃、30分程度にて窒素ガス雰囲気中でアニ
ーリング処理に付し(同図(f))、コンタクト形成し
て半導体装置を製造した。Then, an annealing treatment is performed at a temperature of 800 to 900 ° C. in an ammonia atmosphere to form a nitride film (WN) 5 (the same (c)). At this time, if a normal electric furnace is used, WO 2 is formed by entrainment of oxygen and the like, so it is better to use a lamp heating furnace. Further, As + (n + ) or BF 2 + (p + ) is injected from the gate electrode surface side to form the source 6 and the drain 7 (FIG. 3D), and interlayer insulation is performed by atmospheric pressure CVD method or the like. A membrane (NSG) 8 was formed (Fig. (E))
After that, in order to activate the implanted impurities (As + , BF 2 + ), annealing treatment was performed in a nitrogen gas atmosphere at 950 to 1000 ° C. for about 30 minutes (FIG. 6 (f)) to form a contact. To manufacture a semiconductor device.
上記のごとく製造された半導体装置には以下に示す特徴
が得られた。The semiconductor device manufactured as described above has the following characteristics.
W/n+−PolySi層構造のエッチングが、W/TiN/n+−Poly
Siの3層構造に比べて比較的容易である。Etching of W / n + -PolySi layer structure, W / TiN / n + -Poly
It is relatively easy compared to the three-layer structure of Si.
W/n+−PolySi膜をアンモニアガス雰囲気中でアニー
リング処理すると、W表面が窒化(W・Nの形成)され
ると同時に、N原子が該膜中を拡散し、W/n+−PolySi界
面でW・N,Si・N等の窒化膜が形成される。そのため
に、1000℃程度の高温アニーリング処理を行っても、W
とSiの相互拡散が抑制され、シリサイド層が形成されな
い。When the W / n + -PolySi film is subjected to an annealing treatment in an ammonia gas atmosphere, the W surface is nitrided (formation of WN), and at the same time, N atoms diffuse in the film and the W / n + -PolySi interface is formed. Thus, a nitride film of WN, SiN, etc. is formed. Therefore, even if a high temperature annealing treatment of about 1000 ° C is performed, the W
The mutual diffusion of Si and Si is suppressed and the silicide layer is not formed.
W膜にW・N膜が形成されることにより、Wが有す
る通常の柱状結晶構造が変化し、イオン注入時のマスク
性が向上するため、不純物のSi基板への貫き抜けが防止
されチャンネリングが防止される。By forming the W / N film on the W film, the normal columnar crystal structure of W is changed and the masking property at the time of ion implantation is improved, so that penetration of impurities into the Si substrate is prevented and channeling is performed. Is prevented.
W膜にW・N膜が形成されることにより、該W膜上
に常圧CVD法等によりNSG膜(400℃前後)形成するとき
の酸化性雰囲気によっても、W膜の酸化反応が防止さ
れ、W/NSG界面の特性が安定になる。By forming the W / N film on the W film, the oxidation reaction of the W film is prevented even by the oxidizing atmosphere when the NSG film (around 400 ° C.) is formed on the W film by the atmospheric pressure CVD method or the like. , W / NSG interface characteristics become stable.
(ト)発明の効果 この発明によれば、タングステンゲート電極へのコンタ
クト形成が容易な半導体装置の製造方法を提供すること
ができる。(G) Effect of the Invention According to the present invention, it is possible to provide a method for manufacturing a semiconductor device in which contact formation with a tungsten gate electrode is easy.
この発明によれば、ゲート電圧に対するソース、ドレイ
ン間の電流特性の安定な半導体装置の製造方法を提供す
ることができる。According to the present invention, it is possible to provide a method for manufacturing a semiconductor device having stable current characteristics between a source and a drain with respect to a gate voltage.
この発明によれば、タングステン(W)層に形成される
窒化膜により、1000℃程度の高温処理に付してもシリサ
イド層が形成されない耐熱性を有し、またAlとWとの反
応が防止できてAl・Si膜に対するバリア性が向上され、
さらにNSG/BPSG等の層間絶縁膜形成時の酸化性雰囲気に
対してもWの酸化反応が防止でき、安定した電流特性を
有する半導体装置を提供することができる。According to the present invention, the nitride film formed on the tungsten (W) layer has heat resistance such that a silicide layer is not formed even when subjected to a high temperature treatment of about 1000 ° C., and the reaction between Al and W is prevented. As a result, the barrier property against the Al / Si film is improved,
Furthermore, the oxidation reaction of W can be prevented even in an oxidizing atmosphere during the formation of an interlayer insulating film such as NSG / BPSG, and a semiconductor device having stable current characteristics can be provided.
第1図は、この発明の製造方法の一例を断面概略図によ
り説明する工程説明図である。 1……半導体基板、2……絶縁膜、3……n+−ポリシリ
コン膜、4……タングステン膜、5……窒化膜、6……
ソース、7……ドレイン、8……層間絶縁膜。FIG. 1 is a process explanatory view for explaining an example of the manufacturing method of the present invention with a schematic sectional view. 1 ... semiconductor substrate, 2 ... insulating film, 3 ... n + -polysilicon film, 4 ... tungsten film, 5 ... nitride film, 6 ...
Source, 7 ... Drain, 8 ... Interlayer insulating film.
Claims (1)
コン及びタングステンを順次形成し、パターニングによ
りゲート電極を設ける工程と、アンモニア雰囲気中で熱
処理することにより、上記タングステンの表面、側面及
び上記ポリシリコンとの界面を窒化処理する工程と、上
記電極面側からイオン注入処理を行い、ソース及びドレ
インを形成する工程とを有することを特徴とする半導体
装置の製造方法。1. A step of sequentially forming polysilicon and tungsten on a semiconductor substrate via an insulating film and providing a gate electrode by patterning, and a heat treatment in an ammonia atmosphere to form a surface, a side surface and a surface of the tungsten. A method of manufacturing a semiconductor device, comprising: a step of nitriding an interface with polysilicon, and a step of performing ion implantation from the electrode surface side to form a source and a drain.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13815688 | 1988-06-03 | ||
| JP63-138156 | 1988-06-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277162A JPH0277162A (en) | 1990-03-16 |
| JPH0748562B2 true JPH0748562B2 (en) | 1995-05-24 |
Family
ID=15215330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1001497A Expired - Fee Related JPH0748562B2 (en) | 1988-06-03 | 1989-01-06 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748562B2 (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296126B1 (en) | 1998-12-22 | 2001-08-07 | 박종섭 | Gate electrode formation method of highly integrated memory device |
| KR100299386B1 (en) | 1998-12-28 | 2001-11-02 | 박종섭 | Gate electrode formation method of semiconductor device |
| JP3988342B2 (en) | 1998-12-29 | 2007-10-10 | 株式会社ハイニックスセミコンダクター | Method for forming gate electrode of semiconductor element |
| KR100294697B1 (en) * | 1999-06-16 | 2001-07-12 | 김영환 | Method for forming conductivity line of semiconductor device |
| KR100393964B1 (en) * | 2000-12-18 | 2003-08-06 | 주식회사 하이닉스반도체 | Method of forming Gate of SRAM Device |
| EP1298710A1 (en) * | 2001-09-07 | 2003-04-02 | Infineon Technologies AG | Method for protecting a tungsten element in semiconductor device fabrication |
| KR100486248B1 (en) * | 2002-07-09 | 2005-05-03 | 삼성전자주식회사 | Method of fabricating semiconductor device including silicon oxide layer |
| JP5174050B2 (en) * | 2010-01-14 | 2013-04-03 | 公益財団法人国際科学振興財団 | Manufacturing method of semiconductor device |
-
1989
- 1989-01-06 JP JP1001497A patent/JPH0748562B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0277162A (en) | 1990-03-16 |
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