JPH0748562B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0748562B2 JPH0748562B2 JP1001497A JP149789A JPH0748562B2 JP H0748562 B2 JPH0748562 B2 JP H0748562B2 JP 1001497 A JP1001497 A JP 1001497A JP 149789 A JP149789 A JP 149789A JP H0748562 B2 JPH0748562 B2 JP H0748562B2
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- tungsten
- gate electrode
- semiconductor device
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は半導体装置の製造方法に関し、詳しくは高融
点ゲート電極を用いたMOS型半導体素子を有する半導体
装置のイオン注入法による製造方法に関する。
点ゲート電極を用いたMOS型半導体素子を有する半導体
装置のイオン注入法による製造方法に関する。
（ロ）従来の技術 従来、例えば集積度の高い半導体装置の製造において、
不純物ドーピングや固体表面の物性制御の際マスクパタ
ーン通りに高精度の選択ドーピングができるイオン注入
法が効果的に用いられている。一方、集積度の向上に伴
いアニーリングや表面平坦化の目的で高温加熱処理が汎
用されるようになっているため、用いる材質にも種々の
制限が生じるようになっている。
不純物ドーピングや固体表面の物性制御の際マスクパタ
ーン通りに高精度の選択ドーピングができるイオン注入
法が効果的に用いられている。一方、集積度の向上に伴
いアニーリングや表面平坦化の目的で高温加熱処理が汎
用されるようになっているため、用いる材質にも種々の
制限が生じるようになっている。
例えばFETのゲート電極としては、少なくともイオン注
入処理後のアニール処理（例えば約1000℃）に耐える材
質が必要であるため融点の高いシリコンが従来使われて
いた。しかし、最近、半導体装置の微細化と共に融点が
高くかつ比抵抗がより小さい電極材料が求められるよう
になり、タングステン（Ｗ）、モリブデン（Mo）、チタ
ン（Ti）等のメタルゲート電極の応用が検討されてい
る。低抵抗ゲートとして、タングステン／多結晶シリコ
ン（n+−PolySi）構造が有望であるが、500〜600℃以上
の熱処理を行うとW/n+−PolySi界面でシリサイド化反応
が生じ実用化できない。
入処理後のアニール処理（例えば約1000℃）に耐える材
質が必要であるため融点の高いシリコンが従来使われて
いた。しかし、最近、半導体装置の微細化と共に融点が
高くかつ比抵抗がより小さい電極材料が求められるよう
になり、タングステン（Ｗ）、モリブデン（Mo）、チタ
ン（Ti）等のメタルゲート電極の応用が検討されてい
る。低抵抗ゲートとして、タングステン／多結晶シリコ
ン（n+−PolySi）構造が有望であるが、500〜600℃以上
の熱処理を行うとW/n+−PolySi界面でシリサイド化反応
が生じ実用化できない。
そこでシリサイド化反応を防止するために、拡散バリア
となる窒化チタン（TiN）膜を用いて、W/TiN/n+−PolyS
i構造を有するゲート構造が提案されている。
となる窒化チタン（TiN）膜を用いて、W/TiN/n+−PolyS
i構造を有するゲート構造が提案されている。
（ハ）発明が解決しようとする課題 しかし、上記タングステンゲート電極を適用してイオン
注入法によりMOS型半導体素子を形成する半導体装置の
製造においては、タングステンの結晶構造が柱状になっ
ているため、タングステンゲート電極形成後にゲート構
成面よりソース、ドレイン形成用のイオンを照射をした
とき、タングステン結晶構造の隙間をイオンが大きな衝
突もせず結晶内部まで侵入するいわゆるチャンネリング
が生じ易く、また照射されたイオンがゲート電極の中を
通過してゲート下地のチャンネル部にまで注入され、し
きい値電圧を狂わす恐れがある。
注入法によりMOS型半導体素子を形成する半導体装置の
製造においては、タングステンの結晶構造が柱状になっ
ているため、タングステンゲート電極形成後にゲート構
成面よりソース、ドレイン形成用のイオンを照射をした
とき、タングステン結晶構造の隙間をイオンが大きな衝
突もせず結晶内部まで侵入するいわゆるチャンネリング
が生じ易く、また照射されたイオンがゲート電極の中を
通過してゲート下地のチャンネル部にまで注入され、し
きい値電圧を狂わす恐れがある。
またゲート電極形成後、この上に通常常圧CVD法で層間
絶縁膜（NSG,NSG/BPSG等）の形成が行われているが、こ
の時ゲート電極表面が酸化されて酸化タングステン（WO
2）が生成する。この後、900〜1000℃程度の高温熱処理
（例えばアニール処理）を行った場合、酸化タングステ
ン自体、高温熱処理に対して昇華が起こり、強度もなく
非常に不安定である為絶縁膜との界面、例えばNSG/W界
面が不安定となり、後のコンタクト形成工程に支障が生
じる不都合があった。
絶縁膜（NSG,NSG/BPSG等）の形成が行われているが、こ
の時ゲート電極表面が酸化されて酸化タングステン（WO
2）が生成する。この後、900〜1000℃程度の高温熱処理
（例えばアニール処理）を行った場合、酸化タングステ
ン自体、高温熱処理に対して昇華が起こり、強度もなく
非常に不安定である為絶縁膜との界面、例えばNSG/W界
面が不安定となり、後のコンタクト形成工程に支障が生
じる不都合があった。
また上記３層膜,W/TiN/n+−PolySiではエッチングが困
難である。
難である。
この発明は、上記課題を解決するためになされたもので
あり、ゲート電極のエッチングが比較的容易であって、
イオン注入処理時におけるタングステンゲート電極のマ
スク性を向上し、さらに層間絶縁膜形成又はアニール処
理時におけるタングステンゲート電極表面の不安定な酸
化タングステンの生成を防止してコンタクト形成の容易
な半導体装置の製造方法を提供しようとするものであ
る。
あり、ゲート電極のエッチングが比較的容易であって、
イオン注入処理時におけるタングステンゲート電極のマ
スク性を向上し、さらに層間絶縁膜形成又はアニール処
理時におけるタングステンゲート電極表面の不安定な酸
化タングステンの生成を防止してコンタクト形成の容易
な半導体装置の製造方法を提供しようとするものであ
る。
（ニ）課題を解決するための手段 この発明によれば、半導体基板上に絶縁膜を介して、ポ
リシリコン及びタングステンを順次形成し、パターニン
グによりゲート電極を設ける工程と、アンモニア雰囲気
中で熱処理することにより、上記タングステンの表面、
側面及び上記ポリシリコンとの界面を窒化処理する工程
と、上記電極面側からイオン注入処理を行い、ソース及
びドレインを形成する工程とを有することを特徴とする
半導体装置の製造方法が提供され。
リシリコン及びタングステンを順次形成し、パターニン
グによりゲート電極を設ける工程と、アンモニア雰囲気
中で熱処理することにより、上記タングステンの表面、
側面及び上記ポリシリコンとの界面を窒化処理する工程
と、上記電極面側からイオン注入処理を行い、ソース及
びドレインを形成する工程とを有することを特徴とする
半導体装置の製造方法が提供され。
この発明においては、まず所定の導電型不純物がドーピ
ングされたSi、GaAs等の半導体基板上の絶縁膜上にn+−
ポリシリコン膜を形成し、その上に直接タングステン膜
を形成して、ゲート電極を設ける。
ングされたSi、GaAs等の半導体基板上の絶縁膜上にn+−
ポリシリコン膜を形成し、その上に直接タングステン膜
を形成して、ゲート電極を設ける。
絶縁膜は、例えばこの半導体基板を高温の酸化雰囲気中
にさらして酸化膜を成長させるか、あるいはCVD法によ
って酸化膜を堆積して作製することができる。
にさらして酸化膜を成長させるか、あるいはCVD法によ
って酸化膜を堆積して作製することができる。
この発明におけるゲート電極の窒化処理は酸素を除去し
たNH3ガス中で加熱して行われる。このときの加熱温度
は600〜900℃が適しており、加熱炉としては電気炉、グ
ラファイトヒータ炉、ランプ加熱炉が用いられるが、中
でもランプ加熱炉は瞬時加熱が行われ酸素の巻き込み防
止に有効であり、高品質の窒化タングステン（窒化膜）
がタングステンゲート電極の表面に形成されるので好ま
しい。
たNH3ガス中で加熱して行われる。このときの加熱温度
は600〜900℃が適しており、加熱炉としては電気炉、グ
ラファイトヒータ炉、ランプ加熱炉が用いられるが、中
でもランプ加熱炉は瞬時加熱が行われ酸素の巻き込み防
止に有効であり、高品質の窒化タングステン（窒化膜）
がタングステンゲート電極の表面に形成されるので好ま
しい。
この発明においては、この後にこのゲート電極面側から
イオン注入処理を行ないソース及びドレインを形成す
る。イオン注入処理は通常イオン源にPH3、BF3やAsH3な
どのガスを10-3torr程度導入し、DCやRF放電によって生
じるプラズマ中よりイオンを引き出して半導体基板の所
定の位置に照射して行われる。このゲート電極面側から
イオン照射を行うと、イオンは絶縁膜を通過し、タング
ステンゲート電極下部は窒化膜によって遮閉されて、ド
レイン及びソースに相当する位置に的確に注入され、ゲ
ート電極下部は殆ど注入されず、ドレイン、ソース及び
それらの間のゲート電極の下部にチャンネル領域を形成
する。
イオン注入処理を行ないソース及びドレインを形成す
る。イオン注入処理は通常イオン源にPH3、BF3やAsH3な
どのガスを10-3torr程度導入し、DCやRF放電によって生
じるプラズマ中よりイオンを引き出して半導体基板の所
定の位置に照射して行われる。このゲート電極面側から
イオン照射を行うと、イオンは絶縁膜を通過し、タング
ステンゲート電極下部は窒化膜によって遮閉されて、ド
レイン及びソースに相当する位置に的確に注入され、ゲ
ート電極下部は殆ど注入されず、ドレイン、ソース及び
それらの間のゲート電極の下部にチャンネル領域を形成
する。
上記のようにして得られたMOS型半導体素子は通常層間
絶縁膜の堆積やアニール処理に付される。ここで層間絶
縁膜は、ゲート電極の窒化膜の上部周辺に例えばCVD法
によってSiO2を堆積して形成される。また、アニール処
理は、この層間絶縁膜の堆積後、イオン注入処理により
誘起された照射損傷を除去し、注入不純物原子を格子位
置に導入し電気的に活性化する目的で行われる。
絶縁膜の堆積やアニール処理に付される。ここで層間絶
縁膜は、ゲート電極の窒化膜の上部周辺に例えばCVD法
によってSiO2を堆積して形成される。また、アニール処
理は、この層間絶縁膜の堆積後、イオン注入処理により
誘起された照射損傷を除去し、注入不純物原子を格子位
置に導入し電気的に活性化する目的で行われる。
しかしこのアニール処理は、イオン注入処理後に行えば
よく、上記層間絶縁膜の形成前に行ってもよい。アニー
ル処理温度は900〜1000℃が適している。
よく、上記層間絶縁膜の形成前に行ってもよい。アニー
ル処理温度は900〜1000℃が適している。
（ホ）作用 この発明において形成されたタングステンゲート電極表
面の窒化タングステン膜は、イオン注入処理の際照射さ
れたイオンを遮閉してチャンネル領域へのイオン注入を
防止する。
面の窒化タングステン膜は、イオン注入処理の際照射さ
れたイオンを遮閉してチャンネル領域へのイオン注入を
防止する。
また、この窒化タングステン膜は耐熱性、耐酸化性に優
れているので、ゲート電極上への層間絶縁膜の形成及び
アニール処理の際、タングステンゲート電極の表面酸化
劣化を防止する。
れているので、ゲート電極上への層間絶縁膜の形成及び
アニール処理の際、タングステンゲート電極の表面酸化
劣化を防止する。
（ヘ）実施例 以下、ゲート電極がタングステン（Ｗ）膜と多結晶ポリ
シリコン（n+−PolySi）との２層構造からなる半導体装
置の製造方法の一例を第１図に示す工程説明図に基づい
て説明する。
シリコン（n+−PolySi）との２層構造からなる半導体装
置の製造方法の一例を第１図に示す工程説明図に基づい
て説明する。
まず、シリコンにホウ素をドープしたＰ型の半導体基板
１を高温の酸化雰囲気中にさらし、絶縁膜（SiO2）２を
形成した後に、多結晶ポリシリコン（n+−PolySi）膜３
及びタングステン（Ｗ）膜４を堆積し（第１図
（ａ））、反応性イオンエッチング（RIE）法により、
２層膜（W/n+−PolySi）からなる電極を形成する。（同
（ｂ））。
１を高温の酸化雰囲気中にさらし、絶縁膜（SiO2）２を
形成した後に、多結晶ポリシリコン（n+−PolySi）膜３
及びタングステン（Ｗ）膜４を堆積し（第１図
（ａ））、反応性イオンエッチング（RIE）法により、
２層膜（W/n+−PolySi）からなる電極を形成する。（同
（ｂ））。
その後、800〜900℃の温度で、アンモニア雰囲気中にて
アニーリング処理を行ない、窒化膜（Ｗ・Ｎ）５を形成
する（同（ｃ））。このとき通常の電気炉で行うと酸素
等の巻き込みによりWO2が形成されるために、ランプ加
熱炉を用いるほうがよい。さらに、ソース６及びドレイ
ン７を形成するためにAs+（n+）またはBF2 +（p+）をゲ
ート電極面側から注入し（同図（ｄ））、常圧CVD法等
により層間絶縁膜（NSG）８を形成した（同図（ｅ））
後に、注入した不純物（As+、BF2 +）を活性化するため
に950〜1000℃、30分程度にて窒素ガス雰囲気中でアニ
ーリング処理に付し（同図（ｆ））、コンタクト形成し
て半導体装置を製造した。
アニーリング処理を行ない、窒化膜（Ｗ・Ｎ）５を形成
する（同（ｃ））。このとき通常の電気炉で行うと酸素
等の巻き込みによりWO2が形成されるために、ランプ加
熱炉を用いるほうがよい。さらに、ソース６及びドレイ
ン７を形成するためにAs+（n+）またはBF2 +（p+）をゲ
ート電極面側から注入し（同図（ｄ））、常圧CVD法等
により層間絶縁膜（NSG）８を形成した（同図（ｅ））
後に、注入した不純物（As+、BF2 +）を活性化するため
に950〜1000℃、30分程度にて窒素ガス雰囲気中でアニ
ーリング処理に付し（同図（ｆ））、コンタクト形成し
て半導体装置を製造した。
上記のごとく製造された半導体装置には以下に示す特徴
が得られた。
が得られた。
W/n+−PolySi層構造のエッチングが、W/TiN/n+−Poly
Siの３層構造に比べて比較的容易である。
Siの３層構造に比べて比較的容易である。
W/n+−PolySi膜をアンモニアガス雰囲気中でアニー
リング処理すると、Ｗ表面が窒化（Ｗ・Ｎの形成）され
ると同時に、Ｎ原子が該膜中を拡散し、W/n+−PolySi界
面でＷ・N,Si・Ｎ等の窒化膜が形成される。そのため
に、1000℃程度の高温アニーリング処理を行っても、Ｗ
とSiの相互拡散が抑制され、シリサイド層が形成されな
い。
リング処理すると、Ｗ表面が窒化（Ｗ・Ｎの形成）され
ると同時に、Ｎ原子が該膜中を拡散し、W/n+−PolySi界
面でＷ・N,Si・Ｎ等の窒化膜が形成される。そのため
に、1000℃程度の高温アニーリング処理を行っても、Ｗ
とSiの相互拡散が抑制され、シリサイド層が形成されな
い。
Ｗ膜にＷ・Ｎ膜が形成されることにより、Ｗが有す
る通常の柱状結晶構造が変化し、イオン注入時のマスク
性が向上するため、不純物のSi基板への貫き抜けが防止
されチャンネリングが防止される。
る通常の柱状結晶構造が変化し、イオン注入時のマスク
性が向上するため、不純物のSi基板への貫き抜けが防止
されチャンネリングが防止される。
Ｗ膜にＷ・Ｎ膜が形成されることにより、該Ｗ膜上
に常圧CVD法等によりNSG膜（400℃前後）形成するとき
の酸化性雰囲気によっても、Ｗ膜の酸化反応が防止さ
れ、W/NSG界面の特性が安定になる。
に常圧CVD法等によりNSG膜（400℃前後）形成するとき
の酸化性雰囲気によっても、Ｗ膜の酸化反応が防止さ
れ、W/NSG界面の特性が安定になる。
（ト）発明の効果 この発明によれば、タングステンゲート電極へのコンタ
クト形成が容易な半導体装置の製造方法を提供すること
ができる。
クト形成が容易な半導体装置の製造方法を提供すること
ができる。
この発明によれば、ゲート電圧に対するソース、ドレイ
ン間の電流特性の安定な半導体装置の製造方法を提供す
ることができる。
ン間の電流特性の安定な半導体装置の製造方法を提供す
ることができる。
この発明によれば、タングステン（Ｗ）層に形成される
窒化膜により、1000℃程度の高温処理に付してもシリサ
イド層が形成されない耐熱性を有し、またAlとＷとの反
応が防止できてAl・Si膜に対するバリア性が向上され、
さらにNSG/BPSG等の層間絶縁膜形成時の酸化性雰囲気に
対してもＷの酸化反応が防止でき、安定した電流特性を
有する半導体装置を提供することができる。
窒化膜により、1000℃程度の高温処理に付してもシリサ
イド層が形成されない耐熱性を有し、またAlとＷとの反
応が防止できてAl・Si膜に対するバリア性が向上され、
さらにNSG/BPSG等の層間絶縁膜形成時の酸化性雰囲気に
対してもＷの酸化反応が防止でき、安定した電流特性を
有する半導体装置を提供することができる。
第１図は、この発明の製造方法の一例を断面概略図によ
り説明する工程説明図である。 １……半導体基板、２……絶縁膜、３……n+−ポリシリ
コン膜、４……タングステン膜、５……窒化膜、６……
ソース、７……ドレイン、８……層間絶縁膜。
り説明する工程説明図である。 １……半導体基板、２……絶縁膜、３……n+−ポリシリ
コン膜、４……タングステン膜、５……窒化膜、６……
ソース、７……ドレイン、８……層間絶縁膜。
Claims (1)
- 【請求項１】半導体基板上に絶縁膜を介して、ポリシリ
コン及びタングステンを順次形成し、パターニングによ
りゲート電極を設ける工程と、アンモニア雰囲気中で熱
処理することにより、上記タングステンの表面、側面及
び上記ポリシリコンとの界面を窒化処理する工程と、上
記電極面側からイオン注入処理を行い、ソース及びドレ
インを形成する工程とを有することを特徴とする半導体
装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13815688 | 1988-06-03 | ||
| JP63-138156 | 1988-06-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277162A JPH0277162A (ja) | 1990-03-16 |
| JPH0748562B2 true JPH0748562B2 (ja) | 1995-05-24 |
Family
ID=15215330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1001497A Expired - Fee Related JPH0748562B2 (ja) | 1988-06-03 | 1989-01-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748562B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296126B1 (ko) | 1998-12-22 | 2001-08-07 | 박종섭 | 고집적 메모리 소자의 게이트전극 형성방법 |
| KR100299386B1 (ko) | 1998-12-28 | 2001-11-02 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
| JP3988342B2 (ja) | 1998-12-29 | 2007-10-10 | 株式会社ハイニックスセミコンダクター | 半導体素子のゲート電極形成方法 |
| KR100294697B1 (ko) * | 1999-06-16 | 2001-07-12 | 김영환 | 반도체 소자의 전도성 라인 형성 방법 |
| KR100393964B1 (ko) * | 2000-12-18 | 2003-08-06 | 주식회사 하이닉스반도체 | 에스램 소자의 게이트 형성 방법 |
| EP1298710A1 (en) * | 2001-09-07 | 2003-04-02 | Infineon Technologies AG | Method for protecting a tungsten element in semiconductor device fabrication |
| KR100486248B1 (ko) * | 2002-07-09 | 2005-05-03 | 삼성전자주식회사 | 실리콘옥사이드층을 포함하는 반도체소자의 제조방법 |
| JP5174050B2 (ja) * | 2010-01-14 | 2013-04-03 | 公益財団法人国際科学振興財団 | 半導体装置の製造方法 |
-
1989
- 1989-01-06 JP JP1001497A patent/JPH0748562B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0277162A (ja) | 1990-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |