JPH0748651B2 - 集積回路の電源電圧切換回路 - Google Patents
集積回路の電源電圧切換回路Info
- Publication number
- JPH0748651B2 JPH0748651B2 JP63191168A JP19116888A JPH0748651B2 JP H0748651 B2 JPH0748651 B2 JP H0748651B2 JP 63191168 A JP63191168 A JP 63191168A JP 19116888 A JP19116888 A JP 19116888A JP H0748651 B2 JPH0748651 B2 JP H0748651B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- vcc
- input
- vpp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Read Only Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Power Sources (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は電源電圧切換回路に関し、特にはEPROM,E2PROM
のような二電源電圧で動作する回路系を内蔵する半導体
集積回路のための電源電圧切換回路に関する。
のような二電源電圧で動作する回路系を内蔵する半導体
集積回路のための電源電圧切換回路に関する。
〈発明の背景〉 半導体技術の著しい進歩によって一つの半導体基板に構
成する素子は微細すると共にその数は格段に増加し、ま
た各種の機能を備えた回路系が同一半導体基板内に組み
込まれた集積回路が開発され、電子機器の駆動や動作制
御に実用化されている。例えば電気的書込み消去可能な
メモリ（以下EPROMと呼ぶ）を同一半導体基板に内蔵さ
せたマイクロコンピュータが開発されている。
成する素子は微細すると共にその数は格段に増加し、ま
た各種の機能を備えた回路系が同一半導体基板内に組み
込まれた集積回路が開発され、電子機器の駆動や動作制
御に実用化されている。例えば電気的書込み消去可能な
メモリ（以下EPROMと呼ぶ）を同一半導体基板に内蔵さ
せたマイクロコンピュータが開発されている。
この種の集積回路は、マイクロコンピュータ本体の回路
動作及びEPROMの読み出し動作にはVcc（通常＋5V）の電
源電圧を、またEPROMへのデータ書き込み時にはプログ
ラム電圧Vpp（例えば＋12.5V）の電源電圧を印加するこ
とによって動作する。
動作及びEPROMの読み出し動作にはVcc（通常＋5V）の電
源電圧を、またEPROMへのデータ書き込み時にはプログ
ラム電圧Vpp（例えば＋12.5V）の電源電圧を印加するこ
とによって動作する。
また一方一般の半導体集積回路装置では、製造工程を終
えた段階で出荷に際して性能のテストが実施され、製品
の良・不良或いはランク分け等が行われる。上述のよう
なEPROM内蔵マイクロコンピュータの場合でもテストが
実行され、そのために集積回路装置の半導体チップには
テスト端子が設けられてこのテスト端子を活用すること
によって性能テストが実施される。
えた段階で出荷に際して性能のテストが実施され、製品
の良・不良或いはランク分け等が行われる。上述のよう
なEPROM内蔵マイクロコンピュータの場合でもテストが
実行され、そのために集積回路装置の半導体チップには
テスト端子が設けられてこのテスト端子を活用すること
によって性能テストが実施される。
〈発明が解決しようとする問題点〉 例えばEPROM内蔵マイクロコンピュータにおけるテスト
端子としては、テスト実行時には“高”レベルのVccが
印加され、それ以外の通常使用時にはマイクロコンピュ
ータのためにはGNDに固定しなければならない。
端子としては、テスト実行時には“高”レベルのVccが
印加され、それ以外の通常使用時にはマイクロコンピュ
ータのためにはGNDに固定しなければならない。
処で上述のようなテストは出荷に先立って実施すれば充
分であり、従ってテスト時に利用したテスト端子に対し
ては通常の使用状態に必要とされる端子との兼用が考え
られ、この場合電子機器等に組込んだ際にテスト端子に
は初期の目的が達せられるような印加電圧がなされねば
ならない。
分であり、従ってテスト時に利用したテスト端子に対し
ては通常の使用状態に必要とされる端子との兼用が考え
られ、この場合電子機器等に組込んだ際にテスト端子に
は初期の目的が達せられるような印加電圧がなされねば
ならない。
本発明は、上記EPROM内蔵マイクロコンピュータのよう
に、電源電圧Vccと第２の電源電圧Vppを有する回路系に
おいて、入力する３種類の電圧レベルVcc,Vpp,GNDに対
して電源電圧Vccと第２の電源電圧Vppを出力するための
電源電圧切換回路を提供することを目的とする。
に、電源電圧Vccと第２の電源電圧Vppを有する回路系に
おいて、入力する３種類の電圧レベルVcc,Vpp,GNDに対
して電源電圧Vccと第２の電源電圧Vppを出力するための
電源電圧切換回路を提供することを目的とする。
〈問題点を解決するための手段〉 本発明は上記目的を達成するため、電源電圧Vccと所定
機能の動作時に第２の電源電圧Vppが印加される回路を
内蔵した集積回路において、入力する３種類の電源レベ
ルVcc,Vpp,GNDに対し、上記内蔵回路に所定機能の動作
時に第２の電源電圧Vppを出力し、その他の動作時には
入力電源のレベルに拘わらず電源電圧Vccを出力する電
源電圧切換回路を含んで構成する。
機能の動作時に第２の電源電圧Vppが印加される回路を
内蔵した集積回路において、入力する３種類の電源レベ
ルVcc,Vpp,GNDに対し、上記内蔵回路に所定機能の動作
時に第２の電源電圧Vppを出力し、その他の動作時には
入力電源のレベルに拘わらず電源電圧Vccを出力する電
源電圧切換回路を含んで構成する。
〈作用〉 電源電圧切換回路を介して内蔵回路に電源電圧を入力す
ることにより、入力端子に例えばGNDレベルが入力され
た場合に、集積回路本体はGNDレベルに接続しながら、
電源電圧切換回路を介して接続された回路系には切換え
て他の電源Vcc或いはVppを入力することができ、Vcc,Vp
p,GNDの３レベルに対して内蔵回路には、２種類，例え
ばVccとVppのみを供給することができ、Vcc,Vpp,GNDの
３レベルを入力することを必要とする回路とVccとVppの
みを入力することを必要とする回路とを同一半導体チッ
プに構成することができる。
ることにより、入力端子に例えばGNDレベルが入力され
た場合に、集積回路本体はGNDレベルに接続しながら、
電源電圧切換回路を介して接続された回路系には切換え
て他の電源Vcc或いはVppを入力することができ、Vcc,Vp
p,GNDの３レベルに対して内蔵回路には、２種類，例え
ばVccとVppのみを供給することができ、Vcc,Vpp,GNDの
３レベルを入力することを必要とする回路とVccとVppの
みを入力することを必要とする回路とを同一半導体チッ
プに構成することができる。
〈実施例〉 第２図は電源電圧Vcc、第２の電源電圧Vpp及びGNDレベ
ルを入力電源とする例えばCPU等の回路ブロックＢ、及
び電源電圧Vccと第２の電源電圧Vppを入力電源とするEP
ROM等の回路ブロックＣを内蔵してなる集積回路Ａであ
る。上記集積回路Ａには更に、回路ブロックＣと入力端
子N1との間に電源切換回路Ｄが挿入されている。
ルを入力電源とする例えばCPU等の回路ブロックＢ、及
び電源電圧Vccと第２の電源電圧Vppを入力電源とするEP
ROM等の回路ブロックＣを内蔵してなる集積回路Ａであ
る。上記集積回路Ａには更に、回路ブロックＣと入力端
子N1との間に電源切換回路Ｄが挿入されている。
ここで上記入力端子N1は例えばテスト端子を共用し、テ
スト動作時はVccレベルを入力し、EPROM書込み時はプロ
グラム電圧Vppを入力し、その他の状態ではGNDレベルを
入力する。上記のように入力端子N1はEPROMのプログラ
ム電圧Vppを入力する端子として設計されるため、テス
ト動作及びプログラム動作以外のその他の状態ではGND
レベルの入力に拘わらずEPROMには電源電圧Vccが入力さ
れねばならない。従ってEPROMからなる回路ブロックＣ
の入力側に上記電源電圧切換回路Ｄが設けられる。
スト動作時はVccレベルを入力し、EPROM書込み時はプロ
グラム電圧Vppを入力し、その他の状態ではGNDレベルを
入力する。上記のように入力端子N1はEPROMのプログラ
ム電圧Vppを入力する端子として設計されるため、テス
ト動作及びプログラム動作以外のその他の状態ではGND
レベルの入力に拘わらずEPROMには電源電圧Vccが入力さ
れねばならない。従ってEPROMからなる回路ブロックＣ
の入力側に上記電源電圧切換回路Ｄが設けられる。
入力端子N1には電源電圧Vcc,第２の電源電圧Vpp及びGND
のいずれかのレベルが入力され、このような入力レベル
に対して、回路ブロックＢは入力ノードN4が上記入力端
子N1に接続されて上記入力端子N1の入力電圧Vcc,Vpp,GN
Dレベルがそのまま印加される。一方回路ブロックＣに
ついては、電源切換回路Ｄが挿入されることになり、入
力端子N1に電源電圧Vccが入力されると入力ノードN3に
はVccレベルが、第２の電源電圧Vppが入力されるとVpp
レベルがそのまま印加されるものの、GNDレベルを入力
電圧とするときにはこの入力レベルにも拘わらず切換回
路Ｄの働きによって入力ノードN3にはVccレベルを印加
する。即ち入力端子N1にGNDレベルが入力された状態で
回路ブロックＢにはGNDレベルが印加され、回路ブロッ
クＣにはVccレベルが印加される。
のいずれかのレベルが入力され、このような入力レベル
に対して、回路ブロックＢは入力ノードN4が上記入力端
子N1に接続されて上記入力端子N1の入力電圧Vcc,Vpp,GN
Dレベルがそのまま印加される。一方回路ブロックＣに
ついては、電源切換回路Ｄが挿入されることになり、入
力端子N1に電源電圧Vccが入力されると入力ノードN3に
はVccレベルが、第２の電源電圧Vppが入力されるとVpp
レベルがそのまま印加されるものの、GNDレベルを入力
電圧とするときにはこの入力レベルにも拘わらず切換回
路Ｄの働きによって入力ノードN3にはVccレベルを印加
する。即ち入力端子N1にGNDレベルが入力された状態で
回路ブロックＢにはGNDレベルが印加され、回路ブロッ
クＣにはVccレベルが印加される。
第１図は電源切換回路Ｄの具体的な一実施例を示す回路
図で、電源電圧VccとGNDレベル間に直列接続されたＰチ
ャネルエンハンスメント型MOSトランジスタT1とＮチャ
ネルエンハンスメント型MOSトランジスタT2が設けら
れ、両トランジスタT1,T2のゲートはいずれも上記入力
端子N1に接続されている。上記両トランジスタT1,T2の
出力ノードN2はＰチャネルエンハンスメント型MOSトラ
ンジスタT3のゲートに接続されている。上記Ｐチャネル
MOSトランジスタT3のソース又はドレインの一端は上記
入力端子N1に接続され、他端はＰチャネルエンハンスメ
ント型MOSトランジスタT4を介して電源電圧Vccに接続さ
れている。上記ＰチャネルMOSトランジスタT4のゲート
は入力端子N1に接続されている。入力端子N1はノードN4
としても集積回路本体内部に導かれて回路ブロックＢに
入力されている。ここで上記ＰチャネルMOSトランジス
タT3及びT4の出力は、出力電圧としてノードN3に導出さ
れて上記回路ブロックＣに入力されると共に、両トラン
ジスタT3及びT4を形成したＮウェルに基板バイアスとし
て与えられている。即ち基板バイアスを自己の出力電圧
によって与えている。
図で、電源電圧VccとGNDレベル間に直列接続されたＰチ
ャネルエンハンスメント型MOSトランジスタT1とＮチャ
ネルエンハンスメント型MOSトランジスタT2が設けら
れ、両トランジスタT1,T2のゲートはいずれも上記入力
端子N1に接続されている。上記両トランジスタT1,T2の
出力ノードN2はＰチャネルエンハンスメント型MOSトラ
ンジスタT3のゲートに接続されている。上記Ｐチャネル
MOSトランジスタT3のソース又はドレインの一端は上記
入力端子N1に接続され、他端はＰチャネルエンハンスメ
ント型MOSトランジスタT4を介して電源電圧Vccに接続さ
れている。上記ＰチャネルMOSトランジスタT4のゲート
は入力端子N1に接続されている。入力端子N1はノードN4
としても集積回路本体内部に導かれて回路ブロックＢに
入力されている。ここで上記ＰチャネルMOSトランジス
タT3及びT4の出力は、出力電圧としてノードN3に導出さ
れて上記回路ブロックＣに入力されると共に、両トラン
ジスタT3及びT4を形成したＮウェルに基板バイアスとし
て与えられている。即ち基板バイアスを自己の出力電圧
によって与えている。
以下に上記構成からなる切換回路の具体的な動作を説明
する。
する。
１）入力端子N1にVccレベルが入力した場合、MOSトラン
ジスタT1はオフ,T2はオンし、ノードN2にGNDレベルが現
れる。このGNDレベルはMOSトランジスタT3のゲートに入
り、T3はオンしてノードN3はMOSトランジスタT3を通し
て入力電圧Vccレベルまで充電される。この時、MOSトラ
ンジスタT4はゲートに入力電圧Vccレベルが印加される
ためオフしている。尚ノードN4にVccレベルがそのまま
現れることは明白である。
ジスタT1はオフ,T2はオンし、ノードN2にGNDレベルが現
れる。このGNDレベルはMOSトランジスタT3のゲートに入
り、T3はオンしてノードN3はMOSトランジスタT3を通し
て入力電圧Vccレベルまで充電される。この時、MOSトラ
ンジスタT4はゲートに入力電圧Vccレベルが印加される
ためオフしている。尚ノードN4にVccレベルがそのまま
現れることは明白である。
２）入力端子N1に第２の電源電圧Vppレベルが入力した
場合、MOSトランジスタT1はオフ,MOSトランジスタT2は
オンして前記１）と同様にノードN2にGNDレベルが現
れ、これはMOSトランジスタT3のゲートに入力して、こ
れを通じて入力電圧VppレベルまでノードN3を充電す
る。ノードN4にはVppレベルが現れる。
場合、MOSトランジスタT1はオフ,MOSトランジスタT2は
オンして前記１）と同様にノードN2にGNDレベルが現
れ、これはMOSトランジスタT3のゲートに入力して、こ
れを通じて入力電圧VppレベルまでノードN3を充電す
る。ノードN4にはVppレベルが現れる。
３）入力端子N1にGNDレベルが入力した場合、MOSトラン
ジスタT1はオン,MOSトランジスタT2はオフして、ノード
N2にはVccレベルが現れ、これがMOSトランジスタT3のゲ
ートに入力しT3をオフさせるが、入力端子N1のGNDレベ
ルがゲートに入力されたMOSトランジスタT4はオンし
て、ノードN3はVccレベルに充電される。しかるにノー
ドN4にはGNDレベルが現れる。
ジスタT1はオン,MOSトランジスタT2はオフして、ノード
N2にはVccレベルが現れ、これがMOSトランジスタT3のゲ
ートに入力しT3をオフさせるが、入力端子N1のGNDレベ
ルがゲートに入力されたMOSトランジスタT4はオンし
て、ノードN3はVccレベルに充電される。しかるにノー
ドN4にはGNDレベルが現れる。
上記１）〜３）の動作説明から明らかなように、ノード
N1に電源電圧Vccが入力した時には、ノードN3,N4にVcc
レベル、第２の電源電圧Vppが入力した時にはノードN3,
N4にVppレベル、そしてGNDレベルが入力した時には、ノ
ードN3にはVccレベル、ノードN4にはGNDレベルが現れ
る。
N1に電源電圧Vccが入力した時には、ノードN3,N4にVcc
レベル、第２の電源電圧Vppが入力した時にはノードN3,
N4にVppレベル、そしてGNDレベルが入力した時には、ノ
ードN3にはVccレベル、ノードN4にはGNDレベルが現れ
る。
上記実施例はEPROM内蔵マイクロコンピュータを挙げて
説明したが、本発明は上記実施例に限られるものではな
く、同一集積回路に内蔵された複数の回路系に異なるレ
ベルを切換えて与える回路に適用することができる。
説明したが、本発明は上記実施例に限られるものではな
く、同一集積回路に内蔵された複数の回路系に異なるレ
ベルを切換えて与える回路に適用することができる。
〈発明の効果〉 以上本発明によれば、Vcc,Vpp,GNDの３レベルの入力に
対して、VccとVppの２レベルのみの出力を形成し得るた
め、同一入力点の１つのレベルを本来のレベルと他のレ
ベルの２種類に同時に使い分けることができ、端子の有
効活用を図ることができる。またそのための電源切換回
路は極めて簡単な回路で構成することができ、集積回路
に負担を及ぼすことなく機能向上を図ることができる。
対して、VccとVppの２レベルのみの出力を形成し得るた
め、同一入力点の１つのレベルを本来のレベルと他のレ
ベルの２種類に同時に使い分けることができ、端子の有
効活用を図ることができる。またそのための電源切換回
路は極めて簡単な回路で構成することができ、集積回路
に負担を及ぼすことなく機能向上を図ることができる。
第１図は本発明による一実施例の電源切換回路図、第２
図は電源切換回路を内蔵した集積回路のブロック図であ
る。 T1,T2,T3:Pチャネルエンハンスメント型MOSトランジス
タ、T4:Nチャネルエンハンスメント型MOSトランジス
タ、Vcc:電源電圧、Vpp:第２の電源電圧
図は電源切換回路を内蔵した集積回路のブロック図であ
る。 T1,T2,T3:Pチャネルエンハンスメント型MOSトランジス
タ、T4:Nチャネルエンハンスメント型MOSトランジス
タ、Vcc:電源電圧、Vpp:第２の電源電圧
Claims (1)
- 【請求項１】第１の電源電圧Vcc、第２の電源電圧Vpp又
は接地電圧GNDの選択入力に対して、上記第１の電源電
圧Vcc又は第２の電源電圧Vppを選択出力する集積回路の
電源電圧切換回路であって、 上記Vcc,Vpp又はGNDが選択的に入力される入力端子と、 入力が、上記入力端子に接続されたCMOSインバータと、 第１のＰチャネルMOSトランジスタと第２のＰチャネルM
OSトランジスタとが直列接続され、その一端が上記入力
端子に、他端が上記Vccに接続されると共に、上記第１
のＰチャネルMOSトランジスタのゲートが上記CMOSイン
バータの出力に接続され、上記第２のＰチャネルMOSト
ランジスタのゲートが上記入力端子に接続されたＰチャ
ネルMOSトランジスタ直列接続回路とを備え、 該ＰチャネルMOSトランジスタ直列接続回路に於ける、
上記両ＰチャネルMOSトランジスタの接続点を、上記Vcc
又はVppが選択的に出力される出力端子としたことを特
徴とする集積回路の電源電圧切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191168A JPH0748651B2 (ja) | 1988-07-29 | 1988-07-29 | 集積回路の電源電圧切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191168A JPH0748651B2 (ja) | 1988-07-29 | 1988-07-29 | 集積回路の電源電圧切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0239722A JPH0239722A (ja) | 1990-02-08 |
| JPH0748651B2 true JPH0748651B2 (ja) | 1995-05-24 |
Family
ID=16270029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191168A Expired - Fee Related JPH0748651B2 (ja) | 1988-07-29 | 1988-07-29 | 集積回路の電源電圧切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748651B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3281127B2 (ja) * | 1993-07-28 | 2002-05-13 | シャープ株式会社 | Ｏｔｐマイコン |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111320A (en) * | 1980-02-08 | 1981-09-03 | Nec Corp | Voltage switching control circuit |
-
1988
- 1988-07-29 JP JP63191168A patent/JPH0748651B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0239722A (ja) | 1990-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6240027B1 (en) | Approach to provide high external voltage for flash memory erase | |
| KR980006526A (ko) | 중간 전압 발생 회로 및 이것을 갖는 불휘발성 반도체 메모리 | |
| CN101529374B (zh) | 用于可编程逻辑器件集成电路的具有升高输出电压的易失性存储元件 | |
| US5619150A (en) | Switch for minimizing transistor exposure to high voltage | |
| US7564288B2 (en) | Semiconductor integrated circuit | |
| US5963061A (en) | Switch for minimizing transistor exposure to high voltage | |
| KR100526576B1 (ko) | 고전압 전달 회로 | |
| JP3392497B2 (ja) | テスト電位転送回路およびこれを用いた半導体記憶装置 | |
| KR100465068B1 (ko) | 펌핑 회로 | |
| US6512698B2 (en) | Semiconductor device | |
| JPH0748651B2 (ja) | 集積回路の電源電圧切換回路 | |
| JP2768298B2 (ja) | 論理回路 | |
| JPH09204798A (ja) | 信号発生回路 | |
| US20030222701A1 (en) | Level shifter having plurality of outputs | |
| US6052806A (en) | Method and apparatus for testing an integrated circuit device | |
| US5399924A (en) | Low current optional inverter | |
| JP3530402B2 (ja) | 半導体集積回路装置 | |
| US6353560B1 (en) | Semiconductor memory device | |
| JPH03283562A (ja) | 半導体集積回路装置 | |
| KR100247221B1 (ko) | 테스트모드 활성화회로 | |
| JP3281127B2 (ja) | Ｏｔｐマイコン | |
| KR100230369B1 (ko) | 전원 선택 회로 | |
| JP2692555B2 (ja) | 自己過電流保護回路 | |
| JPS62275379A (ja) | 外部信号を用いてメモリ編成を可逆変更するオンチツプ変換装置 | |
| JPH1174772A (ja) | 電源電圧切換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |