JPH0749733A - 入出力インタフェース回路装置 - Google Patents
入出力インタフェース回路装置Info
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- JPH0749733A JPH0749733A JP19723493A JP19723493A JPH0749733A JP H0749733 A JPH0749733 A JP H0749733A JP 19723493 A JP19723493 A JP 19723493A JP 19723493 A JP19723493 A JP 19723493A JP H0749733 A JPH0749733 A JP H0749733A
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Abstract
(57)【要約】
【目的】 高速化を図った入出力インタフェース回路装
置を提供すること。 【構成】 伝送ライン３の両端が終端抵抗２を介して終
端電圧が供給される端子に接続されると共に、ドライバ
／レシーバ部及びデータの送受信を行なうデータ送受信
用論理回路９０を含んで構成され、前記伝送ラインを介
してデータの授受を行なう複数の集積回路１００が伝送
ライン３に接続されてなる入出力インタフェース回路装
置において、前記複数の集積回路１００のドライバ／レ
シーバ部を該複数の集積回路から分離、独立させ、ドラ
イバ／レシーバ部２００として共通化させるように構成
されている。
置を提供すること。 【構成】 伝送ライン３の両端が終端抵抗２を介して終
端電圧が供給される端子に接続されると共に、ドライバ
／レシーバ部及びデータの送受信を行なうデータ送受信
用論理回路９０を含んで構成され、前記伝送ラインを介
してデータの授受を行なう複数の集積回路１００が伝送
ライン３に接続されてなる入出力インタフェース回路装
置において、前記複数の集積回路１００のドライバ／レ
シーバ部を該複数の集積回路から分離、独立させ、ドラ
イバ／レシーバ部２００として共通化させるように構成
されている。
Description
【０００１】
【産業上の利用分野】本発明は入出力インタフェース回
路装置に係り、特にＭＯＳトランジスタで構成される低
入出力容量の入出力インタフェース回路装置に関する。
路装置に係り、特にＭＯＳトランジスタで構成される低
入出力容量の入出力インタフェース回路装置に関する。
【０００２】
【従来の技術】最近、ＭＰＵ，メモリの高速化に伴い、
高速伝送が可能な入出力インタフェースへの要求が高ま
ってきている。従来のＴＴＬレベルの伝送では反射等の
雑音により高速化が難しくなってきており、ＥＣＬレベ
ルのように低振幅レベルとし、更に低消費電力性を狙っ
た小振幅動作の入出力インタフェース回路装置が提案さ
れ始めてきている。これは伝送ラインを整合終端するこ
とにより反射等の雑音を抑え、小振幅にすることにより
伝送ラインを高速に充放電させ、高速化を狙うものであ
る。
高速伝送が可能な入出力インタフェースへの要求が高ま
ってきている。従来のＴＴＬレベルの伝送では反射等の
雑音により高速化が難しくなってきており、ＥＣＬレベ
ルのように低振幅レベルとし、更に低消費電力性を狙っ
た小振幅動作の入出力インタフェース回路装置が提案さ
れ始めてきている。これは伝送ラインを整合終端するこ
とにより反射等の雑音を抑え、小振幅にすることにより
伝送ラインを高速に充放電させ、高速化を狙うものであ
る。
【０００３】その小振幅動作の入出力インタフェース回
路装置の従来例の構成を第６図に示す（U.S.P 502348
8)。この入出力インターフェース回路装置の動作を簡単
に説明する。同図において入出力インターフェース回路
装置は、伝送ライン３の両端に整合終端用の終端抵抗２
が接続され、その片端を各々、終端電圧が供給される電
源端子１に接続された伝送ライン３に、ドライバ４、レ
シーバ８、静電保護容量５、データ送受信用論理回路９
０からなる超大規模集積回路（ＶＬＳＩ）１００が任意
数、接続されるように構成されている。
路装置の従来例の構成を第６図に示す（U.S.P 502348
8)。この入出力インターフェース回路装置の動作を簡単
に説明する。同図において入出力インターフェース回路
装置は、伝送ライン３の両端に整合終端用の終端抵抗２
が接続され、その片端を各々、終端電圧が供給される電
源端子１に接続された伝送ライン３に、ドライバ４、レ
シーバ８、静電保護容量５、データ送受信用論理回路９
０からなる超大規模集積回路（ＶＬＳＩ）１００が任意
数、接続されるように構成されている。
【０００４】伝送ライン３での動作はＶＬＳＩ１００に
おいてドライバとなるオープンドレインＮチャンネルＭ
ＯＳトランジスタ４がデータ送受信用論理回路９０より
ローレベル信号（以下、”Ｌ”と記す。）データ送信
時、ゲートにハイレベル信号（以下、”Ｈ”と記す。）
が印加されてオン状態となり、伝送ライン３の電位はＮ
チャンネルＭＯＳトランジスタ４の出力電圧ＶOLにプル
ダウンされ”Ｌ”となる。 一方、”Ｈ”データ送信
時、ゲートに”Ｌ”が印加されてＮチャンネルＭＯＳト
ランジスタ４はオフ状態となり、伝送ライン３の電位は
電源端子１に供給される終端電圧のレベルまでプルアッ
プされ、”Ｈ”となる。すなわち、伝送ライン３上での
電圧振幅は終端電圧(1.2V)−出力電圧ＶOL(0.4V)の０．
８Ｖの小振幅となる構成である。この小振幅動作によ
り、伝送ライン３における浮遊容量の充放電を高速にす
ることができる。
おいてドライバとなるオープンドレインＮチャンネルＭ
ＯＳトランジスタ４がデータ送受信用論理回路９０より
ローレベル信号（以下、”Ｌ”と記す。）データ送信
時、ゲートにハイレベル信号（以下、”Ｈ”と記す。）
が印加されてオン状態となり、伝送ライン３の電位はＮ
チャンネルＭＯＳトランジスタ４の出力電圧ＶOLにプル
ダウンされ”Ｌ”となる。 一方、”Ｈ”データ送信
時、ゲートに”Ｌ”が印加されてＮチャンネルＭＯＳト
ランジスタ４はオフ状態となり、伝送ライン３の電位は
電源端子１に供給される終端電圧のレベルまでプルアッ
プされ、”Ｈ”となる。すなわち、伝送ライン３上での
電圧振幅は終端電圧(1.2V)−出力電圧ＶOL(0.4V)の０．
８Ｖの小振幅となる構成である。この小振幅動作によ
り、伝送ライン３における浮遊容量の充放電を高速にす
ることができる。
【０００５】また終端抵抗２を伝送ライン３とその負荷
となるＶＬＳＩ１００の任意数の負荷による特性インピ
ーダンスに整合させることにより、反射等の雑音を抑
え、高速化に対応させている。レシーバについては伝送
ライン３上の”Ｈ”となる終端電圧(1.2V)または”Ｌ”
となるドライバの出力電圧ＶOL(0.4V)の小振幅レベルを
基準電圧となるＶref(0.8V)と差動比較器８で比較して
データを受信する動作構成である。
となるＶＬＳＩ１００の任意数の負荷による特性インピ
ーダンスに整合させることにより、反射等の雑音を抑
え、高速化に対応させている。レシーバについては伝送
ライン３上の”Ｈ”となる終端電圧(1.2V)または”Ｌ”
となるドライバの出力電圧ＶOL(0.4V)の小振幅レベルを
基準電圧となるＶref(0.8V)と差動比較器８で比較して
データを受信する動作構成である。
【０００６】
【発明が解決しようとする課題】今後、益々高速転送化
が要求され、それも伝送システムとして送受信の対象と
なるＶＬＳＩ１００がより多く伝送ライン３に接続でき
る条件下となる傾向にあることは明白である。
が要求され、それも伝送システムとして送受信の対象と
なるＶＬＳＩ１００がより多く伝送ライン３に接続でき
る条件下となる傾向にあることは明白である。
【０００７】上記従来技術の回路方式では、小振幅動作
とし伝送ライン３の充放電の高速化を図っているが、こ
の伝送ライン３の容量の他に伝送ライン３に接続する任
意数のＶＬＳＩ１００の負荷容量が増加して、充放電に
よる高速化が阻まれてしまう。それは、負荷が接続され
ていない伝送ライン３自体での遅延時間ｔ0は、分布定
数の単位長さのインダクタンスＬ0，単位長さの容量Ｃ0
とするとｔ0＝√(Ｌ0＋Ｃ0)で表わされ、ここに任意数
のＶＬＳＩ１００が接続されると、負荷（ＶＬＳＩ１０
０）を含む伝送ライン３の遅延時間ｔLはＶＬＳＩ１０
０の容量である伝送ライン３までの線路容量、パッケー
ジ容量、入出力容量であるドライバ４の接合容量と静電
保護容量５がＶＬＳＩ１００の数、配置間隔から定まる
負荷容量ＣLよりｔL＝√{Ｌ0(Ｃ0＋ＣL)}となり、１つ
の例では約３倍にも遅くなってしまう。
とし伝送ライン３の充放電の高速化を図っているが、こ
の伝送ライン３の容量の他に伝送ライン３に接続する任
意数のＶＬＳＩ１００の負荷容量が増加して、充放電に
よる高速化が阻まれてしまう。それは、負荷が接続され
ていない伝送ライン３自体での遅延時間ｔ0は、分布定
数の単位長さのインダクタンスＬ0，単位長さの容量Ｃ0
とするとｔ0＝√(Ｌ0＋Ｃ0)で表わされ、ここに任意数
のＶＬＳＩ１００が接続されると、負荷（ＶＬＳＩ１０
０）を含む伝送ライン３の遅延時間ｔLはＶＬＳＩ１０
０の容量である伝送ライン３までの線路容量、パッケー
ジ容量、入出力容量であるドライバ４の接合容量と静電
保護容量５がＶＬＳＩ１００の数、配置間隔から定まる
負荷容量ＣLよりｔL＝√{Ｌ0(Ｃ0＋ＣL)}となり、１つ
の例では約３倍にも遅くなってしまう。
【０００８】また負荷容量ＣLによって伝送ライン３上
の特性インピーダンスも約１／３に低下してしまい、終
端抵抗２も整合のため小さくしなければならず、終端抵
抗２と分圧動作するドライバ４の特性にも影響を及ぼし
てくる。
の特性インピーダンスも約１／３に低下してしまい、終
端抵抗２も整合のため小さくしなければならず、終端抵
抗２と分圧動作するドライバ４の特性にも影響を及ぼし
てくる。
【０００９】それゆえ、負荷容量も含めた伝送ライン３
上の容量を極力、低減することは伝送システムのなかで
高速化を目指すためにも非常に重要となってくる。
上の容量を極力、低減することは伝送システムのなかで
高速化を目指すためにも非常に重要となってくる。
【００１０】本発明はこのような事情に鑑みてなされた
ものであり、高速化を図った入出力インタフェース回路
装置を提供することを目的とする。
ものであり、高速化を図った入出力インタフェース回路
装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の入出力インタフ
ェース回路装置は、伝送ラインの両端が終端抵抗を介し
て終端電圧が供給される端子に接続されると共に、ドラ
イバ／レシーバ部及びデータの送受信を行なうデータ送
受信用論理回路を含んで構成され、前記伝送ラインを介
してデータの授受を行なう複数の集積回路が伝送ライン
に接続されてなる入出力インタフェース回路装置におい
て、前記複数の集積回路のドライバ／レシーバ部を該複
数の集積回路から独立させ、共通化させたことを特徴と
する。
ェース回路装置は、伝送ラインの両端が終端抵抗を介し
て終端電圧が供給される端子に接続されると共に、ドラ
イバ／レシーバ部及びデータの送受信を行なうデータ送
受信用論理回路を含んで構成され、前記伝送ラインを介
してデータの授受を行なう複数の集積回路が伝送ライン
に接続されてなる入出力インタフェース回路装置におい
て、前記複数の集積回路のドライバ／レシーバ部を該複
数の集積回路から独立させ、共通化させたことを特徴と
する。
【００１２】本発明の入出力インタフェース回路装置
は、前記ドライバ／レシーバ部は、データの送受信を行
なうデータ送受信用論理回路を含んで構成された複数の
集積回路からの出力信号の論理和をとる論理和回路と、
ゲートが前記論理和回路の出力端に、ドレインが前記伝
送ラインに、ソースが接地端子にそれぞれ接続されるド
ライバとしてのＮチャンネルＭＯＳトランジスタと、前
記伝送ラインと接地端子間に接続される静電保護容量
と、一方の入力端が前記伝送ラインに接続され、かつ他
方の入力端が基準電圧が供給される電源ラインに接続さ
れる１以上のレシーバとしての差動比較器とを含んで構
成されることを特徴とする。
は、前記ドライバ／レシーバ部は、データの送受信を行
なうデータ送受信用論理回路を含んで構成された複数の
集積回路からの出力信号の論理和をとる論理和回路と、
ゲートが前記論理和回路の出力端に、ドレインが前記伝
送ラインに、ソースが接地端子にそれぞれ接続されるド
ライバとしてのＮチャンネルＭＯＳトランジスタと、前
記伝送ラインと接地端子間に接続される静電保護容量
と、一方の入力端が前記伝送ラインに接続され、かつ他
方の入力端が基準電圧が供給される電源ラインに接続さ
れる１以上のレシーバとしての差動比較器とを含んで構
成されることを特徴とする。
【００１３】本発明の入出力インタフェース回路装置
は、前記複数の各集積回路におけるデータ送受信用論理
回路の前記差動比較器からの信号を受ける入力端子と前
記論理和回路に信号を出力する出力端子とを別個に設け
るように構成したことを特徴とする。
は、前記複数の各集積回路におけるデータ送受信用論理
回路の前記差動比較器からの信号を受ける入力端子と前
記論理和回路に信号を出力する出力端子とを別個に設け
るように構成したことを特徴とする。
【００１４】本発明の入出力インタフェース回路装置
は、レシーバとしての差動比較器を１つにして共通化し
た構成とすることを特徴とする。
は、レシーバとしての差動比較器を１つにして共通化し
た構成とすることを特徴とする。
【００１５】本発明の入出力インタフェース回路装置
は、前記ドライバ／レシーバ部は、チップセレクト信号
及びリード／ライト信号との論理積信号と前記各集積回
路からの出力信号との論理積をとる論理積回路群と、該
論理積回路群の各出力信号の論理和をとる論理和回路
と、ゲートが前記論理和回路の出力端に、ドレインが前
記伝送ラインに、ソースが接地端子にそれぞれ接続され
るドライバとしてのＮチャンネルＭＯＳトランジスタ
と、前記伝送ラインと接地端子間に接続される静電保護
容量と、一方の入力端が前記伝送ラインに接続され、か
つ他方の入力端が基準電圧が供給される電源ラインに接
続される複数のレシーバとしての差動比較器群と、該差
動比較器群の各差動比較器と前記集積回路の入出力端と
の間に接続され、前記チップセレクト信号及びリード／
ライト信号により前記差動比較器群の出力インピーダン
スを制御するバッファ回路群とを含んで構成されること
を特徴とする。
は、前記ドライバ／レシーバ部は、チップセレクト信号
及びリード／ライト信号との論理積信号と前記各集積回
路からの出力信号との論理積をとる論理積回路群と、該
論理積回路群の各出力信号の論理和をとる論理和回路
と、ゲートが前記論理和回路の出力端に、ドレインが前
記伝送ラインに、ソースが接地端子にそれぞれ接続され
るドライバとしてのＮチャンネルＭＯＳトランジスタ
と、前記伝送ラインと接地端子間に接続される静電保護
容量と、一方の入力端が前記伝送ラインに接続され、か
つ他方の入力端が基準電圧が供給される電源ラインに接
続される複数のレシーバとしての差動比較器群と、該差
動比較器群の各差動比較器と前記集積回路の入出力端と
の間に接続され、前記チップセレクト信号及びリード／
ライト信号により前記差動比較器群の出力インピーダン
スを制御するバッファ回路群とを含んで構成されること
を特徴とする。
【００１６】
【作用】本発明では伝送ライン３上の容量を低減するた
めに任意数(n)のＶＬＳＩ１００のドライバ、レシーバ
を切離し、共通化した構成とすることにより伝送ライン
３上に接続される容量は１／ｎになって大幅に低減する
ことが可能となり、高速化を追求出来ると共に、共通化
したドライバ、レシーバを伝送ライン３上に複数接続す
ることにより、伝送可能なＶＬＳＩ１００の数を確保で
きるシステムを構築することができる。
めに任意数(n)のＶＬＳＩ１００のドライバ、レシーバ
を切離し、共通化した構成とすることにより伝送ライン
３上に接続される容量は１／ｎになって大幅に低減する
ことが可能となり、高速化を追求出来ると共に、共通化
したドライバ、レシーバを伝送ライン３上に複数接続す
ることにより、伝送可能なＶＬＳＩ１００の数を確保で
きるシステムを構築することができる。
【００１７】また伝送ライン３上の特性インピーダンス
を大きく低下されることなく、終端抵抗２の整合性も損
なうことがなくなる。
を大きく低下されることなく、終端抵抗２の整合性も損
なうことがなくなる。
【００１８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１には本発明に係る入出力インタフェース回路
装置の一実施例の構成が示されている。同図において、
１は終端電圧が供給される電源端子、２は終端抵抗、３
は伝送ライン、４はドレインを伝送ライン３に、ソース
を接地端子に接続されたＮチャンネルのＭＯＳトランジ
スタ、６はＮチャンネルのＭＯＳトランジスタ４に駆動
信号を出力するＯＲ回路、５は静電保護容量、８は一方
の入力端が静電保護容量５と伝送ライン３に接続され、
他方の入力端が基準電圧Ｖrefが供給されるように外部
回路に接続された差動比較器、１００は外部、例えばコ
ントローラからの制御信号であるＣＣを入力とし、デー
タ送受信用論理回路９０を介して入出力信号をＯＲ回路
６と差動比較器８に供給するＶＬＳＩ，２００はＮチャ
ンネルのＭＯＳトランジスタ４，静電保護容量５，ＯＲ
回路６，差動比較器８で構成したドライバ／レシーバ部
である。ここで制御信号ＣＣは複数種の制御信号を一括
して示すものとする。
する。図１には本発明に係る入出力インタフェース回路
装置の一実施例の構成が示されている。同図において、
１は終端電圧が供給される電源端子、２は終端抵抗、３
は伝送ライン、４はドレインを伝送ライン３に、ソース
を接地端子に接続されたＮチャンネルのＭＯＳトランジ
スタ、６はＮチャンネルのＭＯＳトランジスタ４に駆動
信号を出力するＯＲ回路、５は静電保護容量、８は一方
の入力端が静電保護容量５と伝送ライン３に接続され、
他方の入力端が基準電圧Ｖrefが供給されるように外部
回路に接続された差動比較器、１００は外部、例えばコ
ントローラからの制御信号であるＣＣを入力とし、デー
タ送受信用論理回路９０を介して入出力信号をＯＲ回路
６と差動比較器８に供給するＶＬＳＩ，２００はＮチャ
ンネルのＭＯＳトランジスタ４，静電保護容量５，ＯＲ
回路６，差動比較器８で構成したドライバ／レシーバ部
である。ここで制御信号ＣＣは複数種の制御信号を一括
して示すものとする。
【００１９】次に、回路動作について説明する。外部か
らの制御信号であるＣＣ（例えば、アドレス信号、チッ
プセレクト信号ＣＳ，ライト／リード信号Ｗ／Ｒ等)の
制御を受け、”Ｌ”を送信する時、選択されたＶＬＳＩ
１００のデータ送受信用論理回路９０から”Ｈ”がＯＲ
回路６に送出され、ＯＲ回路６は”Ｈ”をドライバとし
てのＮＭＯＳトランジスタ４に出力する。このときＮＭ
ＯＳトランジスタ４はオン状態となり、伝送ライン３の
電位をプルダウンし、伝送ラインの電位は”Ｌ”＝ＶOL
(0.4V)となる。この”Ｌ”をレシーバとしての差動比較
器８で受信し、基準電圧Ｖrefと比較して、制御信号Ｃ
Ｃで選択されたＶＬＳＩ１００のデータ送受信用論理回
路９０へ”Ｈ”を送出する。
らの制御信号であるＣＣ（例えば、アドレス信号、チッ
プセレクト信号ＣＳ，ライト／リード信号Ｗ／Ｒ等)の
制御を受け、”Ｌ”を送信する時、選択されたＶＬＳＩ
１００のデータ送受信用論理回路９０から”Ｈ”がＯＲ
回路６に送出され、ＯＲ回路６は”Ｈ”をドライバとし
てのＮＭＯＳトランジスタ４に出力する。このときＮＭ
ＯＳトランジスタ４はオン状態となり、伝送ライン３の
電位をプルダウンし、伝送ラインの電位は”Ｌ”＝ＶOL
(0.4V)となる。この”Ｌ”をレシーバとしての差動比較
器８で受信し、基準電圧Ｖrefと比較して、制御信号Ｃ
Ｃで選択されたＶＬＳＩ１００のデータ送受信用論理回
路９０へ”Ｈ”を送出する。
【００２０】また”Ｈ”を送信する時は、ＶＬＳＩ１０
０のデータ送受信用論理回路９０から”Ｌ”がＯＲ回路
６に送出され、ＯＲ回路６は”Ｌ”をドライバとしての
ＮＭＯＳトランジスタ４に出力する。このときＮＭＯＳ
トランジスタ４はオフ状態となり、伝送ライン３の電位
を終端電圧のレベルまでプルアップし、伝送ライン３の
電位は”Ｈ”＝終端電圧(1.2V)となる。この”Ｈ”をレ
シーバとなる差動比較器８で受信し、基準電圧Ｖrefと
比較して、制御信号ＣＣで選択されたＶＬＳＩ１００の
データ送受信用論理回路９０へ”Ｌ”を送出する動作を
する。
０のデータ送受信用論理回路９０から”Ｌ”がＯＲ回路
６に送出され、ＯＲ回路６は”Ｌ”をドライバとしての
ＮＭＯＳトランジスタ４に出力する。このときＮＭＯＳ
トランジスタ４はオフ状態となり、伝送ライン３の電位
を終端電圧のレベルまでプルアップし、伝送ライン３の
電位は”Ｈ”＝終端電圧(1.2V)となる。この”Ｈ”をレ
シーバとなる差動比較器８で受信し、基準電圧Ｖrefと
比較して、制御信号ＣＣで選択されたＶＬＳＩ１００の
データ送受信用論理回路９０へ”Ｌ”を送出する動作を
する。
【００２１】以上のように構成することにより伝送ライ
ン３上に接続される負荷容量は、１つのドライバ／レシ
ーバ部２００の容量であって、入出力容量であるＮＭＯ
Ｓトランジスタ４の接合容量と差動比較器８の入力端を
保護する静電保護容量等のみとなる。これはすなわち、
従来方式の伝送ライン３上に接続されたＶＬＳＩ１００
ｎ個の一つ分に相当し、負荷容量は１／ｎに低減させる
ことができる。
ン３上に接続される負荷容量は、１つのドライバ／レシ
ーバ部２００の容量であって、入出力容量であるＮＭＯ
Ｓトランジスタ４の接合容量と差動比較器８の入力端を
保護する静電保護容量等のみとなる。これはすなわち、
従来方式の伝送ライン３上に接続されたＶＬＳＩ１００
ｎ個の一つ分に相当し、負荷容量は１／ｎに低減させる
ことができる。
【００２２】次に本発明に係る入出力インタフェース回
路装置の更に、具体化した実施例を図２に示す。同図に
おいて図１に示した実施例と同一番号は同一機能、同一
動作をする部品である。図１より回路構成が具体化され
ているのは、ドライバとなるＮＭＯＳトランジスタ４の
ゲートへの信号をＶＬＳＩ１００からの送信信号と外部
からの制御信号（例えばチップセレクト信号ＣＳ，ライ
ト／リード信号Ｗ／Ｒ）によりＡＮＤ回路７１で生成さ
れた信号とにより、ＡＮＤ回路６１にて生成して、ＯＲ
回路６を介して出力するように構成したことと、差動比
較器８の出力をチップセレクト信号ＣＳ及びライト／リ
ード信号Ｗ／ＲによりＡＮＤ回路７２で生成した信号で
制御されるゲート回路８１を介してＶＬＳＩ１００へ受
信信号として出力するように構成したことである。これ
により、外部からの制御信号にて選択されない場合レシ
ーバとなる差動比較器８の出力はハイインピーダンスで
あり、ドライバとなるＮＭＯＳトランジスタ４は”Ｌ”
固定でオフ状態であり、ドライバであるＮＭＯＳトラン
ジスタ４の入力回路であるＯＲ回路６と、レシーバとな
る差動比較器８の出力、そして、ＶＬＳＩ１００の入出
力端子の接続性が良くなる。
路装置の更に、具体化した実施例を図２に示す。同図に
おいて図１に示した実施例と同一番号は同一機能、同一
動作をする部品である。図１より回路構成が具体化され
ているのは、ドライバとなるＮＭＯＳトランジスタ４の
ゲートへの信号をＶＬＳＩ１００からの送信信号と外部
からの制御信号（例えばチップセレクト信号ＣＳ，ライ
ト／リード信号Ｗ／Ｒ）によりＡＮＤ回路７１で生成さ
れた信号とにより、ＡＮＤ回路６１にて生成して、ＯＲ
回路６を介して出力するように構成したことと、差動比
較器８の出力をチップセレクト信号ＣＳ及びライト／リ
ード信号Ｗ／ＲによりＡＮＤ回路７２で生成した信号で
制御されるゲート回路８１を介してＶＬＳＩ１００へ受
信信号として出力するように構成したことである。これ
により、外部からの制御信号にて選択されない場合レシ
ーバとなる差動比較器８の出力はハイインピーダンスで
あり、ドライバとなるＮＭＯＳトランジスタ４は”Ｌ”
固定でオフ状態であり、ドライバであるＮＭＯＳトラン
ジスタ４の入力回路であるＯＲ回路６と、レシーバとな
る差動比較器８の出力、そして、ＶＬＳＩ１００の入出
力端子の接続性が良くなる。
【００２３】本発明に係る入出力インタフェース回路装
置の他の実施例の構成を図３に示す。図１に示した実施
例と同一番号は同一機能、同一動作をする部品である。
図１の実施例と回路構成が異なるのはＶＬＳＩ１００の
入出力端子を入力端子と出力端子に分離するように回路
構成した点である。これにより送信、または受信するＶ
ＬＳＩ１００では入出力共通端子でも、入力端子と出力
端子が分離した構成にも適用でき、しかも伝送ライン３
上の負荷容量となる、送受信するＶＬＳＩ１００の接続
容量を低減した高速伝送化を確保できる。
置の他の実施例の構成を図３に示す。図１に示した実施
例と同一番号は同一機能、同一動作をする部品である。
図１の実施例と回路構成が異なるのはＶＬＳＩ１００の
入出力端子を入力端子と出力端子に分離するように回路
構成した点である。これにより送信、または受信するＶ
ＬＳＩ１００では入出力共通端子でも、入力端子と出力
端子が分離した構成にも適用でき、しかも伝送ライン３
上の負荷容量となる、送受信するＶＬＳＩ１００の接続
容量を低減した高速伝送化を確保できる。
【００２４】本発明に係る入出力インタフェース回路装
置の他の実施例の構成を図４に示す。図３に示した実施
例と同一番号は同一機能、同一動作をする部品である。
図３に示した実施例と回路構成が異なるのはドライバ／
レシーバ部２０２の差動比較器８の数が送受信するＶＬ
ＳＩ１００の数であったものを１つにして共通化した点
である。これにより、比較的ＶＬＳＩ１００の少ない、
レシーバ出力上の負荷が小さいシステム構成において
は、レシーバとなる差動比較器８の数を１つにして回路
構成を簡単化でき、しかも伝送ライン３上の負荷容量と
なる、送受信するＶＬＳＩ１００の接続容量を低減して
高速伝送化を確保できる。
置の他の実施例の構成を図４に示す。図３に示した実施
例と同一番号は同一機能、同一動作をする部品である。
図３に示した実施例と回路構成が異なるのはドライバ／
レシーバ部２０２の差動比較器８の数が送受信するＶＬ
ＳＩ１００の数であったものを１つにして共通化した点
である。これにより、比較的ＶＬＳＩ１００の少ない、
レシーバ出力上の負荷が小さいシステム構成において
は、レシーバとなる差動比較器８の数を１つにして回路
構成を簡単化でき、しかも伝送ライン３上の負荷容量と
なる、送受信するＶＬＳＩ１００の接続容量を低減して
高速伝送化を確保できる。
【００２５】図５に静電保護容量５の１つの例を示す。
伝送ライン３からの入力信号よりレシーバの入力端とな
るＣＭＯＳ回路で構成する差動比較器８を静電破壊から
保護するため、ＰチャンネルＭＯＳトランジスタ５１の
ゲート、ソースを電源端子ＶDDに、ドレインを伝送ライ
ン３の出力と抵抗５２に接続するように構成されてい
る。
伝送ライン３からの入力信号よりレシーバの入力端とな
るＣＭＯＳ回路で構成する差動比較器８を静電破壊から
保護するため、ＰチャンネルＭＯＳトランジスタ５１の
ゲート、ソースを電源端子ＶDDに、ドレインを伝送ライ
ン３の出力と抵抗５２に接続するように構成されてい
る。
【００２６】本発明の他の実施例を図７に示す。図３に
示した実施例と同一番号は同一機能、同一動作をする部
品である。図７は図１、図２に示した実施例(図３、図
４に示した実施例でも可)の応用例であり、ドライバ／
レシーバ部２００を複数、設けて、伝送ライン３上を介
して、送信、受信するＶＬＳＩ１００の数を増加できる
システムを構築した例である。
示した実施例と同一番号は同一機能、同一動作をする部
品である。図７は図１、図２に示した実施例(図３、図
４に示した実施例でも可)の応用例であり、ドライバ／
レシーバ部２００を複数、設けて、伝送ライン３上を介
して、送信、受信するＶＬＳＩ１００の数を増加できる
システムを構築した例である。
【００２７】本発明の応用例を図８に示す。図８は計算
機の一般的な構成の一部を示しており、プロセッサ４０
０から入力、あるいはプロセッサ４００に出力されるデ
ータを記憶するメモリ部１００がメモリ部を制御するメ
モリコントローラ３００を介し、伝送ライン３としての
データバスにドライバ／レシーバ部２００を介して接続
される。このシステムにおいて、例えば、プロセッサ４
００が演算を高速に行なうために、メモリ部１００との
データの授受が行なわれる伝送ライン３では高速性が要
求される。それゆえ、伝送ライン３での高速性を実現す
るために信号レベルを小振幅にするほかに、伝送ライン
３上の負荷容量を低減し、充放電を高速にしなければな
らない。しかも、これはメモリ部１００の数を確保した
システムでなければならない。
機の一般的な構成の一部を示しており、プロセッサ４０
０から入力、あるいはプロセッサ４００に出力されるデ
ータを記憶するメモリ部１００がメモリ部を制御するメ
モリコントローラ３００を介し、伝送ライン３としての
データバスにドライバ／レシーバ部２００を介して接続
される。このシステムにおいて、例えば、プロセッサ４
００が演算を高速に行なうために、メモリ部１００との
データの授受が行なわれる伝送ライン３では高速性が要
求される。それゆえ、伝送ライン３での高速性を実現す
るために信号レベルを小振幅にするほかに、伝送ライン
３上の負荷容量を低減し、充放電を高速にしなければな
らない。しかも、これはメモリ部１００の数を確保した
システムでなければならない。
【００２８】従って、既に図１、２、３、４、７で説明
した本発明の回路構成を適用すると、高性能な伝送シス
テムを構築することができる。
した本発明の回路構成を適用すると、高性能な伝送シス
テムを構築することができる。
【００２９】
【発明の効果】本発明によれば、高速化に適する小振幅
動作の入出力インタフェース回路装置を実現でき、更に
高速化を図ったシステムを構築することができる。
動作の入出力インタフェース回路装置を実現でき、更に
高速化を図ったシステムを構築することができる。
【図１】本発明に係る入出力インタフェース回路装置の
一実施例の構成を示す回路図である。
一実施例の構成を示す回路図である。
【図２】本発明に係る入出力インタフェース回路装置の
他の実施例の構成を示す回路図である。
他の実施例の構成を示す回路図である。
【図３】本発明に係る入出力インタフェース回路装置の
他の実施例の構成を示す回路図である。
他の実施例の構成を示す回路図である。
【図４】本発明に係る入出力インタフェース回路装置の
他の実施例の構成を示す回路図である。
他の実施例の構成を示す回路図である。
【図５】図４における静電保護容量の構成を示す回路図
である。
である。
【図６】従来の入出力インタフェース回路装置の構成を
示す回路図である。
示す回路図である。
【図７】本発明に係る入出力インタフェース回路装置の
応用例を示す回路図である。
応用例を示す回路図である。
【図８】本発明が適用されたデータ処理装置の構成を示
すブロック図である。
すブロック図である。
１ 電源端子 ２ 終端抵抗 ３ 伝送ライン ４ ＮチャンネルＭＯＳトランジスタ ５ 静電保護容量 ６ ＯＲ回路 ８ 差動比較器 ９０ データ送受信用論理回路 １００ ＶＬＳＩ ２００ ドライバ／レシーバ部
Claims (5)
- 【請求項１】 伝送ラインの両端が終端抵抗を介して終
端電圧が供給される端子に接続されると共に、ドライバ
／レシーバ部及びデータの送受信を行なうデータ送受信
用論理回路を含んで構成され、前記伝送ラインを介して
データの授受を行なう複数の集積回路が伝送ラインに接
続されてなる入出力インタフェース回路装置において、 前記複数の集積回路のドライバ／レシーバ部を該複数の
集積回路から独立させ、共通化させたことを特徴とする
入出力インタフェース回路装置。 - 【請求項２】 前記ドライバ／レシーバ部は、 データの送受信を行なうデータ送受信用論理回路を含ん
で構成された複数の集積回路からの出力信号の論理和を
とる論理和回路と、 ゲートが前記論理和回路の出力端に、ドレインが前記伝
送ラインに、ソースが接地端子にそれぞれ接続されるド
ライバとしてのＮチャンネルＭＯＳトランジスタと、 前記伝送ラインと接地端子間に接続される静電保護容量
と、 一方の入力端が前記伝送ラインに接続され、かつ他方の
入力端が基準電圧が供給される電源ラインに接続される
１以上のレシーバとしての差動比較器とを含んで構成さ
れることを特徴とする請求項１に記載の入出力インタフ
ェース回路装置。 - 【請求項３】 前記複数の各集積回路におけるデータ送
受信用論理回路の前記差動比較器からの信号を受ける入
力端子と前記論理和回路に信号を出力する出力端子とを
別個に設けるように構成したことを特徴とする請求項２
に記載の入出力インタフェース回路装置。 - 【請求項４】 レシ−バとしての差動比較器を１つにし
て共通化した構成とすることを特徴とする請求項３に記
載の入出力インタフェース回路装置。 - 【請求項５】 前記ドライバ／レシーバ部は、 チップセレクト信号及びリ−ド／ライト信号との論理積
信号と前記各集積回路からの出力信号との論理積をとる
論理積回路群と、 該論理積回路群の各出力信号の論理和をとる論理和回路
と、 ゲートが前記論理和回路の出力端に、ドレインが前記伝
送ラインに、ソースが接地端子にそれぞれ接続されるド
ライバとしてのＮチャンネルＭＯＳトランジスタと、 前記伝送ラインと接地端子間に接続される静電保護容量
と、 一方の入力端が前記伝送ラインに接続され、かつ他方の
入力端が基準電圧が供給される電源ラインに接続される
複数のレシーバとしての差動比較器群と、 該差動比較器群の各差動比較器と前記集積回路の入出力
端との間に接続され、前記チップセレクト信号及びリー
ド／ライト信号により前記差動比較器群の出力インピー
ダンスを制御するバッファ回路群とを含んで構成される
ことを特徴とする請求項入出力インタフェース回路装
置。前記論理和回路への入力信号をＶＬＳＩからの信号
とから生成し、レシーバからの出力はハイインピーダン
ス制御する構成とすることを特徴とする請求項１に記載
の入出力インタフェース回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19723493A JPH0749733A (ja) | 1993-08-09 | 1993-08-09 | 入出力インタフェース回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19723493A JPH0749733A (ja) | 1993-08-09 | 1993-08-09 | 入出力インタフェース回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0749733A true JPH0749733A (ja) | 1995-02-21 |
Family
ID=16371083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19723493A Pending JPH0749733A (ja) | 1993-08-09 | 1993-08-09 | 入出力インタフェース回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005157631A (ja) * | 2003-11-25 | 2005-06-16 | Ricoh Co Ltd | 集積回路装置 |
-
1993
- 1993-08-09 JP JP19723493A patent/JPH0749733A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005157631A (ja) * | 2003-11-25 | 2005-06-16 | Ricoh Co Ltd | 集積回路装置 |
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