JPH07500228A - Ａｂ級ｃｍｏｓ演算増幅器用の能動バイアス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＡＢｍＣＭＯ３演算増幅器用の能動バイアス制御装置本発明は少くとも入力演算 増幅器と、ソースフォロワ段と、終段とを備えたＣＭＯＳ演算増幅器用バイアス 回路てあって、入力演算増幅器はバイアス回路から第１のバイアス電圧を受ける 第１のＭＯＳ　ｌ−ランジスタを有する共通段を備え、上記ソースフォロワ段は 第２および第３のＭＯＳ　ｌ−ランジスタの直列接続を少くとも具備し、第３の ＭＯＳトランジスタのゲート電極は該入力演算増幅器から出力信号を受信し、第 ２のトランジスタのゲート電極は該バイアス回路から第２のバイアス電圧を受信 し、上記終段は第４および第５のＭＯＳ　）ランジスタの直列接続を少くとも具 備するものであり、第４のトランジスタのゲート電極は該ソースフォロワ段の出 力に接続され、 上記バイアス回路は反転用入力と非反転用入力を有するバイアス演算増幅器を少 くとも備え、 該反転用入力はダイオード接続のＭＯＳ　）ランジスタと電流源の直列接続の接 続点に接続され、 該非反転用入力は第６λ１０Ｓトランジスタと第７Ｍ０Ｓトランジスタの直列接 続を少くとも備えた反転回路の出力電圧に接続され、第６Ｍ０３）ランジスタの ゲート電極はバイアス演算増幅器の出力に接続され、該出力は父上記第２のバイ アス電圧を供給するものである、 ＣＭＯＳ演算増幅器用バイアス回路に関する。

このようなバイアス回路はＥＰ公開公９ＨＮｏ、　０１２３，２７５から周知で ある。上記周知の手段の応用の結果としてバイアス電流か電源電圧の変化に依存 しない演算増幅器が得られる。しかしながら周知の回路において、第１および第 ２のバイアス電圧は２個の独立したバイアス回路部分（５１，６０）により発生 される。入力演算増幅器とソースフォロワ段におけるバイアス電流間の問題を終 局的に整合する結果になる二つのバイアス回路における零入力電流を満足させる ためにはいかなる手段もとられず又示されもしない。

本発明の目的は周知の回路から、容易にして費用効果的な方法でこれらの整合問 題を解決することである。

したがって、上記規定されたバイアス回路は、第１のバイアス電圧を受信する第 １のＭＯＳ　）ランジスタのゲート電極はダイオード接続のＭＯＳ　）ランジス タと電流ソースの直列接続の接合点に直接に接続されていることを特徴としてい る。これらの手段を適用することによりバイアス回路は、　−−ＣＭＯＳ演算増 幅器における電流を含むすべての他の電流が関係する電流源により規定された電 流であるので、バイアス回路は１つの基準電流を有するに過ぎない。すべての可 能な整合問題はしたかって解決される。更に、バイアス回路においてより少い構 成部品が使用されるが、それは第１のバイアス電圧を発生させるための個別のバ イアス回路部品はもはや必要でなくなり、したがって生産原価を低減させること になるからである。

別の実施例において、本発明に係るバイアス回路の特徴とする所は、第１の抵抗 が上記第２のＭＯＳトランジスタと上記第３のＭＯＳトランジスタの間に接続さ れ、第２の抵抗が上記第６のＭＯ３Ｉ−ランジスタと上記第７のＭＯＳトランジ スタの間に接続されていることである。このような手段の適用により製造上の変 化と電源電圧の変化への依存度を更に減少させることになる。

好適な実施例において、上記第１の抵抗の両端の電圧は上記第２の抵抗の両端の 電圧に等しい。

別の好適な実施例において、第１の抵抗および／または第２の抵抗は、所定のゲ ート電圧を有するＭＯＳ）ランジスタである。この結果スルーレートの増加、利 得の増加および容量的駆動容量の増加が得られるが、その理由はソースフォロワ 段の利得はｌより大にすることか可能となるからである。

本発明は以後、次の図面を参照して説明することにする。

図１はＡＢ級ミラー型演算増幅器を示している。

図２は従来技術のバイアス回路を示している。

図３は他の従来技術によるバイアス回路を示している。

図４は本発明に係るバイアス回路を示している。

図５は本発明に係るバイアス回路の１部の変形例を示している。

図１はＡＢ級ミラー型ＣＭＯ３演算増幅器を示している。本質的に之は３段階、 すなわち、ＭＯＳ　）ランジスタＭ＋ないしＭ５を備えた入力演算増幅器部と、 ＰＭＯＳ　）ランジスタＭ８とＭ９を備えたソースフォロワ段と、ＭＯＳ）ラン ジスタＭ６とＭ７より成る終段とを具備している。コンデンサと抵抗器の直列接 続を介して終段の出力の帰還により周波数補償か得られるか、このコンデンサと 抵抗の直列接続はソースフォロワ段の入力に対して、一定のゲート電圧を有する ＭＯＳ　）ランジスタにより置換可能である。抵抗器Ｒ９はソースフォロワ段の ＭＯＳ　トランジスタＭ８とＭ９の間に接続可能で、抵抗器Ｒ９の目的は更に以 下に説明されるものである。

ＰＭＯＳ　トランジスタＭ５は入力演算増幅器のバイアス電流を決定する。

バイアス電流はＰＭＯＳトランジスタＭ５のゲート電圧ＶＢＩに直接に依存する 。ソースフォロワ段の電流はトランジスタＭ８のゲート電圧ＶＢＩＣにより設定 される。ゲート電圧ＶＢＩとＶＢＩＣ間の関係およびＭＯＳ　）ランジスタＭ５ とＭ８の寸法の間の関係に依存して、入力演算増幅器とソースフォロワ段のバイ アス電流は成る関係を示す。大部分の場合ＶＢ１＝ＶＢＩＣである。

非能動状態におけるＣＭＯＳ演算増幅器の入力および出力が中間供給電圧に対応 する電圧を有するならば、トランジスタＭ６を流れる電流は実質的にトランジス タＭ７を流れる電流に等しくなることになる。

その時ＣＭＯＳ演算増幅器はランダムなオフセット電圧を有するに過ぎないから 、これは興味あることであり、之に反しシステム的なオフセット電圧は出来る限 り低い。大多数のＣＭＯＳ演算増幅器に関する平均オフセット電圧はしたがって 、供給電圧と温度の大きさのような他の条件と同様、ＣＭＯＳ演算増幅器を備え たチップの製造条件に独立に、常に０ボルトに接近することになる。

之等の条件は図２の従来技術のバイアス回路により満足される。

図２はダイオードとして接続のＭＯＳ　）ランジスタＭＢＩ、任意に選んだ抵抗 器ＲＢ９、およびダイオード接続の２個のトランジスタＭＢ２とＭＢ３の直列接 続を備えたバイアス回路を示している。ＶＢＩ　＝　ＶＢＩＣであれば、図示の バイアス回路は、能動的でない時には、次の３条件が満足されると仮定すれば入 力および出力の電圧は中間供給電圧に対応するように、ＣＭＯＳＭＯＳＭＯＳＭ ＯＳ演算器１尤器アスが可能である。

１、）ランジスタＭ３は実質的にトランジスタＭ４に等しく、バイアス回路から トランジスタＭＢ３に比例する。

２、トランジスタＭ９はバイアス回路からトランジスタＭＢ２に比例し、随意の 抵抗ＲＢ９はバイアス回路から随意の抵抗ＲＢ９に比例する。

３、トランジスタＭ８はトランジスタＭａｌとＭ５に比例する。

注意すべきことは、２個のＭＯＳ　）ランジスタが１、同じ形式（ＮＭＯＳ又は ＰＭＯＳ）であれば、２、実質的に等しくバイアスされるならば、３、実質的に 等しいチャンネル長を有するならば、４　実質的に等しい比（Ｗ／Ｌ）／ｒ、、 を有するならば、社にＷはチャンネル幅、Ｌはチャンネル長およびＩ。はＭＯＳ 　）ランジスタを通る電流であるとして、２個のＭＯＳ）ランジスタは相互に比 例する。

更に２個の抵抗か一定の電流に対しそれらの端子を介して同じ電圧を有するなら ば相互に比例する。

上記条件ｌないし３を説明するために、次の点に注意すべきである。もしトラン ジスタＭ３がトランジスタＭ４に等しく、かつトランジスタＭＢ３に比例するな らば、トランジスタλ１９のゲート電圧はトランジスタＭＢ２のそれに等しくな る。能動的てなければ、入力演算増幅器の出力電圧（トランジスタＭ２とＭ４の 接続点において）はトランジスタＭ３のゲート電圧に等しく、順次トランジスタ ＭＢ３のゲート電圧に等しくなる。更にまた、点２と３に関し述べた条件が満足 されれば、トランジスタＭ８のトレインとソース電極Ｖ、、（＝Ｖ、ヨ）間の電 圧はトランジスタＭＢＩの電圧に等しくなり、トランジスタＭ９とＭＢ２とはゲ ート電極とソース電極間で等しい電圧Ｖ　Ｉｌｌを有する。トランジスタＭ９の Ｖ。はトランジスタＭＢ２のそれに等しくない。終局的にソースフォロワ段の第 ３のトランジスタにより改良可能である。しかしながら、これは厳密には必要で なく、その理由は等しくないドレイン−ソース電圧の影響は無視され得るからで ある。

したがって、トランジスタＭ７のゲート電圧はバイアス回路により得られるバイ アス電圧ＶＢＩに実質的に等しい。能動的にない場合、トランジスタＭ７を通る 電流はしたかってトランジスタＭＢＩ　（およびＭ５）を通る電流によく規定さ れた関係を有する。その他、能動的でなければ、トランジスタＭ６を通る電流は トランジスタＭ３を通る電流（トランジスタＭＢ３とＭ４のｖｄ、はトランジス タＭ３のそれに等しいからおよびトランジスタＭＢ３とＭ４を通る電流）に対し 適切に規定された関係を有する。換言すれば、トランジスタＭ６とＭ７を通るバ イアス電流は、バイアス回路、入力演算増幅器およびソースフォロワ段の電流に 対し所定の関係を有する。

もし図１のＣＭＯＳ演算増幅器がＶＢＩ　＝　ＶＢＩＣである図・２のバイアス 回路でバイアスされるならば、ＣＭＯＳ演算増幅器は低いシステムオフセット電 圧を有し、ごく僅かのドリフトしか示さない。しかしながら、図２によるバイア ス回路の不都合さは実用上バイアス回路と、したかってまたＣＭＯＳ演算増幅器 の異なる段とを流れる電流はチップの製造条件および他の条件、例えば、供給電 圧と温度とに強く依存する二とである。実用上ｌＯの係数の電流変化が可能であ る。

図３は例えば米国特許Ｎｏ、　４，７８５，２５８から知られる別のバイアス回 路を示しており、この米国特許はＣＭＯＳ演算増幅器をバイアスする場合に、実 質的な電流変化を部分的に阻止するものである。図３に示される如きバイアス回 路は、ダイオード接続され、かつ電流源Ｉ　ｒｅ＋　と直列接続されたＭＯＳ　 ）ランジスタＭＢＩを備えている。したかって、バイアス回路の電流は図２のバ イアス回路における電流よりも一層よく規定されている。電流源■７１．は抵抗 器により置換え可能である。したがって、バイアス回路における電流に対し一定 の比を有する、ＣＭＯＳ演算増幅器の入力演算増幅器とソースフォロワ段におけ るバイアス用電流は、予めより正確に決定可能である。

しかしながら、図３のバイアス回路は他の重要な難点を有している。このバイア ス回路はＭ３とＭ４に比例するトランジスタＭＢ３を具備していない。更に、ト ランジスタＭ９に比例してトランジスタＭＢ２が得られない。それ故に、トラン ジスタＭ７のゲート電圧Ｖｇ７は最早バイアス電圧ＶＢＩに等しくない。Ｖｇ７ は集積回路の製造プロセス、電源電圧および温度の変化に著しく依存する。もし もＶｇ７＞ＶＢＩであれば、終段を通る電流は、不安定問題が発生可能なレベル にまで減少し得る。もしもＶｇ７＜ＶＢＩならば、終段を通る電流は受入れ難い レベルまで増加可能である。

本発明に係るバイアス回路はＦｉｇ、　４に示されているもので、図２、図３の バイアス回路に関連した問題点を解決するものである。問題点に対する解決策の 基本的概念は、バイアス回路は、入力演算増幅器の共通段において増幅器か能動 的でない場合に、トランジスタＭ７のゲート電圧Ｖｇ７がトランジスタＭ５に印 加される如くバイアス電圧ＶＢＩに等しくなるように、入力演算増幅器の共通段 においてトランジスタＭ５のバイアス電圧と異っているソースフォロワ段のトラ ンジスタＭ８にバイアス電圧を与えねばならないということである。更に、バイ アス回路における電流が適切に規定されるならば、トランジスタＭ７のゲート電 圧が適切に規定されるのみならず、また少くとも入力演算増幅器と終段における バイアス電流も布間様に適切に規定される。

それ故に、増幅器が能動的でない場合、Ｖｇ７は第１のバイアス電圧ＶＢＩに実 質的に等しいように、該バイアス回路は、第１のバイアス電圧ＶＢＩをトランジ スタＭ５に、および第２のバイアス電圧ＶＢＩＣをトランジスタＭ８に供給する ことが必要である。図４はこの条件を満足するバイアス回路の好適な実施例を示 している。

図４は二つのバイアス電圧ＶＢＩとＶＢＩＣを発生するバイアス回路を示してい る。出発点は従来技術のバイアス回路であって、このバイアス回路はダイオード 接続され、かつ電流源■７１．と直列接続されたＰＭＯＳ　トランジスタＭＤＩ を具備するものであった。電流源１　＋＊ｌは本発明の範囲を逸脱することなく 抵抗器により置換え可能である。

ダイオード接続のＰＭＯＳ　）ランジスタＭＢＩと電流源１　＋ｅｌの接合点は ＣＭＯＳ演算増幅器の入力演算増幅器におけるＭＯＳトランジスタＭ５のゲート 電極に対し第１のバイアス電圧ＶＢＩを与える。上記接合点はまた、その出力か ソースフォロワ段に対し第２のバイアス電圧ＶＢＩＣを与えるバイアス演算増幅 器への反転入力に接続されている。Ａは反転回路を介してその非反転入力に帰還 される。

反転回路はＰＭＯＳ　ｌ−ランジスタＭ８ＣとＰＭＯＳＭＯＳトランジスタの直 列接続を具備している。好適な実施例において抵抗器Ｒ９ＣはＰＭＯＳ　）ラン ジスタＭ８ＣとＭ９Ｃの間に適用される。トランジスタＭＢＣのゲート電極はバ イアス演算増幅器への出力に接続され、之に反して、トランジスタＭ８Ｃのドル イン電極はバイアス演算増幅器Ａの非反転入力に接続される。トランジスタＭ９ Ｃのゲート電極は、ダイオード接続され、かつＰＭＯＳ　）ランジスタＭ５Ｃと 直列接続されたＮＭＯ８）ランジスタＭ３Ｃのゲート電極に接続されている。ト ランジスタＭ５Ｃのゲート電極はバイアス電圧ＶＢＩを受信する。

ＣＭＯＳ演算増幅器のＭＯＳトランジスタの寸法に相対してバイアス回路の種々 のＭＯＳ　トランジスタの適切な寸法を選定することによりＣＭＯＳ演算増幅器 の特に終段（Ｍ６．　Ｍ７）におけるバイアス電流は正確にかつ安定して決定す ることが可能である。

したがって、条件は、夫々トランジスタＭＢＣとＭ９Ｃとは夫々Ｍ８とＭ９に比 例しているということであり、之に反して随意の抵抗Ｒ９Ｃはソースフォロワ段 の随意の抵抗Ｒ９に比例せねばならないということである。バイアス演算増幅器 Ａはその非反転入力端における電圧Ｖｇ７Ｃを、その反転入力端における電圧Ｖ ＢＩに実質的に等しくさせる。

抵抗Ｒ９ＣとＲ９の間と同様に、トランジスタＭＢＣとＭ８、トランジスタＭ９ ＣとＭ９の間の比例性によって、Ｖｇ７は実質的にＶｇ７Ｃに等しくなり、した かってＶＢＩに等しくする。ソースフォロワ段の正確な電流バイアス法はこの場 合余り重要でなくなった。製造上の変形と電源電圧の変化の影響は終段のバイア ス電流に殆んとそれ以上影響を与えるものではない。さてそれらの影響はソース フォロワ段に関するもので、これは大抵の場合難点のないものである。

更に、バイアス回路の適切な寸法法めに対して、重要なことは、トランジスタＭ ３ＣがトランジスタＭ３に比例していること、およびトランジスタＭ５Ｃを通る 電流はトランジスタＭ５を通る電流の半分に等しいことである（トランジスタＭ ５を通る電流は入力演算増幅器におけるトランジスタＭ３とＭ４を通る二つの等 しい電流に分割される）。

その時トランジスタＭ３Ｃのゲート電圧Ｖｇ３Ｃは実質的にトランジスタＭ３の ゲート電圧Ｖｇ３に等しい。それ故に増幅器が能動的でない場合、トランジスタ Ｍ９のゲート電圧は実質的にトランジスタＭ９Ｃのゲート電圧に等しくなる。

抵抗Ｒ９ＣとＲ９とはφオームの値をとることが可能である。しかしながら好適 な実施例において、これらの抵抗は所定の０でない値を両方の抵抗はＭＯＳ　） ランジスタ（ＭＲ）により置換え可能でありそのゲート電極は所定の電圧ＶＢＲ を受信する。Ｒ９ＣとＲ９を置換えるこれらのＭＯＳトランジスタはその時相互 に比例的てなければならない。

このような実施例の利点とする所は、ソースフォロワ段の利得係数はその時Ｉよ り大となり得ることである。この結果としてスルーレートの増加、利得の増加お よび駆動容量の増加のようなＣＭＯＳ演算増幅器の別の利点を得ることになる。

これを更に完全に説明するために、ゲート電圧ＶＢＲ９を有するＮＭＯＳトラン ジスタＭＲ９により抵抗Ｒ９を置換する結果をこ＼に説明することにする（図５ を比較せよ）。ソースフォロワ段の入力はトランジスタＭ９のゲートであり、出 力電圧はゲート電圧Ｖｇ７である。入力電圧か増加するならば（Ｖｇ９は増加し ている）、その時トランジスタＭＲ９のソース電極に接続されているので、トラ ンジスタＭ９のソース電極における電圧は同じ量で増加する。したがって、トラ ンジスタＭＲ９のゲート・ソース電極電圧（Ｖｇ５）は減少し、それ故、トラン ジスタＭＲ９のチャンネル抵抗は増加する。トランジスタＭ８はソースフォロワ 段を通る固定したバイアス電流を与えるので、トランジスタＭＲ９の両端の電圧 は特別に増加する。したがって、ソースフォロワ段の利得は１より大である。

注意すべきことは明細書および図面において、ＰＭＯＳＭＯＳトランジスタＯＳ 　トランジスタにより置換可能であり、またそれに対応して電源端子の符号を変 更することにより逆も布間様に行われることである。

補正書の翻訳文提出書 （特許法第１８４条の８） 平成６年３月島日

Claims (4)

【特許請求の範囲】
1. １．少くとも入力演算増幅器と、ソースフォロワ段と、終段とを備えたＣＭＯＳ 演算増幅器用バイアス回路であって、該入力演算増幅器はバイアス回路から第１ のバイアス電圧（ＶＢ１）を受ける第１のＭＯＳトランジスタ（Ｍ５）を有する 共通段を備え、上記ソースフォロワ段は第２（Ｍ８）および第３（Ｍ９）のＭＯ Ｓトランジスタの直列接続を少くとも具備し、第３のＭＯＳトランジスタ（Ｍ９ ）のゲート電極は該入力演算増幅器から出力信号を受信し、第２のトランジスタ （Ｍ８）のゲート電極は該バイアス回路から第２のバイアス電圧（ＶＢ１Ｃ）を 受信し、 上記終段は第４（Ｍ７）および第５（Ｍ６）のＭＯＳトランジスタの直列接続を 少くとも具備するものであり、第４のトランジスタ（Ｍ７）のゲート電極は該ソ ースフォロワ段の出力に接続され、上記バイアス回路は反転用入力（−）と非反 転用入力（＋）を有するバイアス演算増幅器（Ａ）を少くとも備え、該反転用入 力（−）はダイオード接続のＭＯＳトランジスタ（ＭＢ１）と電流源（Ｉｒｅｆ ）の直列接続の接続点に接続され、該非反転用入力（＋）は第６ＭＯＳトランジ スタ（Ｍ８Ｃ）と第７ＭＯＳトランジスタ（Ｍ９Ｃ）の直列接続を少くとも備え た反転回路の出力電圧（Ｖｇ７Ｃ）に接続され、 第６ＭＯＳトランジスタ（Ｍ８Ｃ）のゲート電極はバイアス演算増幅器（Ａ）の 出力に接続され、該出力は又上記第２のバイアス電圧（ＶＢ１Ｃ）を供給するも のであり、 第１のバイアス電圧（ＶＢ１）を受信する第１のＭＯＳトランジスタ（Ｍ５）の ゲート電極は、ダイオード接続のＭＯＳトランジスタ（ＭＢ１）と電流源（Ｉｒ ｅｆ）の直列接続の接合点に直接に接続されていることを特徴とする、ＣＭＯＳ 演算増幅器用バイアス回路。
2. ２．第１の抵抗器（Ｒ９）は上記第２のＭＯＳトランジスタ（Ｍ８）と上記第３ のＭＯＳトランジスタ（Ｍ９）の間に接続され、また第２の抵抗器（Ｒ９Ｃ）は 上記第６ＭＯＳトランジスタ（Ｍ８Ｃ）と上記第７ＭＯＳトランジスタ（Ｍ９Ｃ ）の間に接続されることを特徴とする、請求の範囲第１項記載のバイアス回路。
3. ３．上記第１抵抗器（Ｒ９）の両端電圧は上記第２抵抗器（Ｒ９Ｃ）の両端電圧 に等しいことを特徴とする、請求の範囲第２項記載のバイアス回路。
4. ４．上記第１抵抗器（Ｒ９）および／または上記第２抵抗器（Ｒ９Ｃ）とは所定 のゲート電圧を有するＭＯＳトランジスタ（ＭＲ）であることを特徴とする、請 求の範囲第２項又は第３項記載のバイアス回路。