JPH07502356A - 主メモリに対するアクセスを減らすことによって電力消費を減少させるキャッシュメモリ階層 - Google Patents

主メモリに対するアクセスを減らすことによって電力消費を減少させるキャッシュメモリ階層

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JPH07502356A JP5511218A JP51121893A JPH07502356A JP H07502356 A JPH07502356 A JP H07502356A JP 5511218 A JP5511218 A JP 5511218A JP 51121893 A JP51121893 A JP 51121893A JP H07502356 A JPH07502356 A JP H07502356A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 主メモリに対するアクセスを減らすことによって電力消費を減少させるキャブシ ュメモリ階層 技術分野 本発明は、コンピュータ・システムの分野に関するものであり、とりわけ、マイ クロブロセ、す・ペースのポータブルーコンビコータ・システムに関するもので ある。とりわけ、本発明は、これらのコンピュータ・システムにおけるキヤ・ツ ／ｓメモリに関するものである。
背景技術 マイクロプロセッサ・ペースのコンビ１−タ・システムにおける中央演算処理装 置（ＣＰｔＪ）を含む、コンピュータ・システムにおけるＣＰＵは、コンビコー タ・システムの主メモリよりもかなり速い速度で動作する。大部分のコンピュー タ・／ステムは、主メモリよりも高速度で動作して、主メモリと高速ＣＰυの間 においてデータ及び命令のバッファリングを行うことが可能な、キ＋”／ンｊメ モリを用意している。任意の特定の時点において、キャッシュメモリは、データ 及び命令のサブセｙトを主メモリに記憶する。
読み取りサイクル時、その時点において、データ及び命令がキヤ・ノンユメモリ に記憶されている場合には、キャッシュメモリから取り出される（キヤ’ｊシエ 読み取りのヒツト）。そうでなければ（キャッシュ読み取りのミス）、データ及 び命令を主メモリから検索して、ＣＰＵに提供するだけでなく、キャッシュメモ リにも記憶される。同様に、書き込みサイクル時には、その時点において、デー タがキャッシュメモリに記憶されていれば、キャノンμメモリにデータが書き込 まれる（キヤノンユ書き込みのヒツト）。そうでなければ（キャッシュ書き込み のミス）、データは、そのキャッシュメモリに書き込まれないか（非書き込み割 り当て）、あるいは、キャラ／ニライノの強制更新後に、キャッシュメモリに書 き込まれる（書き込み割り当て）。さらに、データは、直接、主メモリに書き込 まれるか（ライトスルー）、あるいは、キャノンニラインの再割り当てが行われ るときに主メモリに書き込まれる（ライドパｌり）。
ＣＰＵの速度は、速くなり続けるので、キャッシュ・ヒツトの割合を高くし、キ ャッシュ・ミスのペナルティを減らすため、性能が動機づけとなったさまざまな アプローチが開発されており、この結果、ＣＰＵの遊休時間が減少し、システム の性能が改良されている。周知の例としては、牛ヤブ／ユ・ヒツト率を高めるた めの仮想アドレス指定、読み取りミス・ペナルティを減少させるための早めの再 開及び障害取り出し、書き込みミス・ペナルティを減少させるための書き込みバ ッファの利用、読み取り／書き込みミス・ペナルティを減少させるための２レベ ル・キャッシュの利用がある。２レベル・キャッシュ・アプローチの場合、一般 には、第ルベルのキャッシュメモリは、ＣＰＵのクロｙり・サイクル時間に整合 させるのに十分な程度に小さくし、第２レベルのキャッシュメモリは、他の場合 に主メモリに送られることになる多くの取り出しを捕捉するのに十分な程度に大 きくする。
キャッシュメモリ、キャｔ／ユ性能の問題、及び、その改良技法に関するこれ以 上の説明については、Ｊ、Ｌ、Ｈｅｎｎｅｓｓｙ及びり、Ａ、Ｐａｔｔｅｒｓｏ ｎによるＣｏｍｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ−Ａ　ＱｕａｎＬｉｔａ ｔｉｖｅ　Ａｐｐｒｏａｃｈ、ページ４０２−４６１　（１９９０年、Ｍｏｒｇ ａｎ　Ｋａｕｆｍａｎｎ社刊）を錠前されたい。
マイクロコンピュータをペースにしたポータプル・コンピュータ・システムの場 合、主メモリに対するアクセス毎に、電力が消費されるので、これらのコンピュ ータ・／ステムに対する電力消費の重要さのため、該コンピュータ・システムに おけるキヤノンユメそすの設計は、新しい寸法を取り入れることになる。その慢 雑さがなければ、ライトバック・キャッシュメモリは、牛ヤｙノ、、ｌラインが 再割り当てされるか、あるいは、牛ヤ１ン二・フヒーレンン・プロトコルによる 指定のようになるまで、主メモリにアクセスしないことによって、電力消費を減 少させるので、こうしたコノピユータ・システムにとって理想的であった。主メ モ’Ｊへのａ７ｎアクセス、従って、電力消費の増加にもかかわらず、ライトス ルー・キャッシュメモリは、ライトバック・キャッシュメモリと比べて、実施が 簡単であるため、マイクロプロセッサをペースにしたポータプル・フンピユータ ・システムにとっては、依然として好ましいアプローチである。
従って、ライトスルー・キャッシュメモリの実施の簡単さを放棄することなく、 コノピユータ・システム、とりわけ、マイクロプロセッサをペースにしたポータ プル・コンピュータ・システムにおける電力消費を減少させることができれば、 望ましい。従って、主メモリへのアクセスを減らすことによって、ライトスルー ・キャッシュメモリを備えたコンピュータ・システムにおける電力消費を減少さ せることが望ましい。主メモリへの書き込みアクセスの減少は、主メモリへの書 き込みアクセスの減少による電力消費の節減が、追加ノー−ドウエアによる電力 消費の増大と相殺することによって、帳消しにならないようなやり方で、実施さ れるべきである。さらに、主メモリに対する書き込みアクセス、従って、電力消 費の減少は、性能ペナルティの増大を最小限に抑えて実施されるのが望ましい。
開示のように、本発明のキャッシュメモリ階層によって、以上の、及び、その他 の望ましい結果を実現することができる。
発明の要旨 本発明によれば、主メモリと補助メモリから構成されるコンピュータ・７ステム に、第ルベルのライトスルー・牛ヤ１ンコメモリ及び第２レベルのライトバック ・キャッシュメモリから成るキャッシュメモリ階層が設けられる。第ルベルのラ イトスルー・キャ１／ユメモリは、主メモリ及び補助メモリのデータ／命令をキ ャッシュし、一方、第２レベルのライトバック・キャッシュメモリは、主メモリ のデータを牛ヤノノユする。第ルベルのライトスルー・キャッシュメモリは、Ｃ ＰＵが実施するキヤｙ／ユ読み取りサイクルのキャッシュ読み取りヒツト割合を 高めるように最適化され、第２レベルのライトバックｉキャツ／ユメモリは、第 ルベルのライトスルー・キヤ・ノ／：Ｌメモリを補足するように最適化される。
すなわち、第ルベルのライトスルー・牛ヤ１／ユメモリは、ＣＰＵが実施する読 み取り及び書き込みサイクルに応答するように設計されている。第ルベルのライ トスルー・キャッシュメモリは、読み取りミスに応答して、そのキャッシュライ ンの再割り当てを行うように設計されているが、書き込みミスに関しては、こう した設計は行われていない。第２レベルのライトバック・キャッシュメモリは、 ＣＰＵが実施する書き込みサイクルによる書き込みミスに限って、そのキャノン コラインの再割り当てを行うように設計されているが、ｃＰＵが実施する読み取 りサイクルによる読み取りミス、並びに、他の直接メモリ・アクセス装置が実施 する読み取り／書き込みサイクルによる読み取り／書き込みミスに関してはこう した設計は行われていない。さらに、さらに、第２レベルのライトバック・キャ ッシュメモリには、第ルベルのライトスルー・キャッシュメモリのキャノンコラ インの行サイズ以上の行サイズを存するキャｙ　Ｖｘラインが設けられている。
さらに、第２レベルのライトバック・キャッシュメモリは、第ルベルのライトス ルー・キャッシュメモリに比べて比較的小さいサイズに保たれる。
結果として、主メモリに対するアクセスを減少させ、これによって、ライトスル ー・キャッシュメモリの実施の簡単さを放棄することなく、また、電力消費の節 減が、ハードウェアの増加のために被る電力消費の増大と相殺することによって 、帳消しにならないように、さらに、あまり性能ペナルティを被らずに済むよう にして、コンピュータ・システム、とりわけ、マイクロコンビ二一夕をベースに したポータプル・コンピュータ・システムの電力消費を減らすという所望の結果 及び目的が、達成される。
図面の簡単な説明 本発明の目的、特徴、及び、利点については、図面に関連した、本発明の望まし い実施例に関する下記の詳細な説明から明らかになるであろう。図面中：図１１ １、本発明のキヤ１ノ：Ｌメモリ階層を具現化したコンピュータ・システムを表 すブロック図である。
図２ａ〜２ｄは、本発明のキヤノン二メモリ階層の動作の流れを表したブロック 図である。
発明を実施するための最良の形態 とりわけ、マイクロコンビ、−タ・ベースのポータプル・コンピュータ・システ ムに適用される、主メモリに対する書き込みアクセスを減少させることによって 、コンピュータ・７ステムの電力消費を減らすキャッ／＝＆メモリ階層が開示さ れる。説明を目的とした下記の解説において、特定の数、材料、及び、構成は、 本発明の理解を完全なものにするために示されている。しかし、当該技術の熟練 者には明らかなように、本発明は、特定の細部にこだわらなくても実施すること が可能である。他の例では、本発明が不必要に曖昧にならないようにするため、 周知のシステムが略図またはブロック図で示されている。
次に、図１を参照すると、本発明のキャノン二メモ９階層を具現化したコンビュ ータ・／ステムを表すブロック図が示されている。ライトスルー・キャッントコ ントローラ１４ａとキャッジ１メモリ・アレイ１４ｂから構成される、本発明の 第ルベルのライトスルー・キャッシュメモリ装置１４に結合された中央演算処理 装置（ＣＰＵ）１２が示されている。ＣＰＵ１２は、それぞれ対応する宛先アド レスに関連した読取られるデータおよび書き込まれるデータのソースアドレスを 含む読み取りサイクル及び書き込みサイクルを発生する。ＣＰＵ１２は、マイク ロコンビュータ・ベースのコノピユータ・システムを含むコンビュータ・システ ムにおいて見受けられる広いカテゴリのＣＰＵを表すことを意図しており、その 構成及び基本機能は、周知のところであり、本書においてこれ以上詳しくは述べ ない。本発明の第ルベルのライトスルー・キャノンコメモリ装置１ｆ１４につい ては、以下でさらに詳述する。
第ルベルのライトスルー・キャノンコメモリ装置１４は、さらに、ライトスルー ・キャッシュ・コントローラ１４ａを介して、ローカル・バス１８に結合されて いる。ローカルバス１８には、ライトバック・キャッシュ・コントローラ２０ａ 及びライドパ・ツク・キャッシュメモリ・アレイ２０ｂから構成される、本発明 の第２レベルのライトバック・キャノンコメモリ装置２ｏが取り付けられている 。ローカル・バス１８は、マイクロコンビ二−タ拳ベースのコノピユータ・／ス テムを含むフンピユータ・システムに見受けられる、広いカテゴリのバスまたは 同等のコンポーネント間通信リンクを表すことも意図しているが、その構成及び 基本機能は、周知のところであり、ここではこれ以上詳述しない。本発明の第２ レベルのライトスルー・キャノン−メモリ装置１４については、以下でさらに詳 述する。
第２レベルのライトバック・キャノンコメモリ装置２０は、さらに、主メモリ・ コントローラ２４８及び主ランダム・アクセス・メモリのアレイ２４ｂから成る 主メモリ装置２４に結合される。本発明の理解を容易にするため、主メモリ・コ ントローラ２４ａは、／ステムのブート・アノ−）ブ後、主メモリ・アドレスに 対してローカル・バス・アドレスの１＝１による静的マ、ピングが施される、換 １ｔｔｔｌｆ、主メモリ・コントローラ２４ａによるローカル・バス・アドレス の動的再マツピングは実施されないものと仮定する。さらに、主メモリの全ての 記憶場所は、キヤｙ／ユ可能と仮定する。ただし、ローカル・バス・アドレスの マメビッグ及び主メモリの記憶場所のキャッシュ能力が、仮定のやり方で束援さ れなくても、本発明の実施が可能であることは明らかである。他に、主メモリ装 置２４は、マイクロコンピュータ・ベースのコンピュータ・システムを含むコン ピュータ・システムに見受けられる広いカテゴリの主メモリを表すことも意図し ているが、その構成及び基本機能は、周知のところであり、ここではこれ以上解 説しない。
また、外部バス・インターフェイス２８を介してローカル・バス１８に結合され た外部バス３０も示されている。外部バス・インターフェイス２８及び外部バス ３０は、また、マイクロコンピュータ・ベースのコンピュータ・システムを含む コンピュータ・／ステムに見受けられる広いカテゴリのバス・インターフェイス 及びバス、及び、同等のコンポーネント間通信リンクを表すことも意図している が、その構成及び基本機能は、周知のところであり、ここではこれ以上解説しな い。
外部バス３０には、他の直接メモリ・アクセス装置３２が取り付けられている。
ＣＰＬ１１２と同様、他の直接メモリ・アクセス装置は、ＣＰＵ１２は、それぞ れ対応する宛先アドレスに関連した読取られるデータ／′命令および書き込まれ るデータのソースアドレスを含む読み取りサイクル及び書き込みサイクルを発生 する。
他の直接メモリ・アクセス装置３２は、マイクロコンビエータ・ベースのコンピ ュータ・／ステムを含むコノピユータ・システムに見受けられる広いカテゴリの 外部周辺装置を表すことを意図したものである。特定の例には、さまざまなタイ プの入力／出力（Ｉｌｏ）コントローラが含まれる。これら池の直接メモリ・ア クセス装置３２の構成及び基本機能は、周知のところであり、ここではこれ以上 解説しない。
外部バス３０には、補助メモリ・コントローラ３４ａ及び補助メモリ３４ｂのア レイから構成される補助メモリ装置３４も取り付けられている。補助メモリ装置 ３４は、マイクロコンピュータ・ベースのコンピュータ・システムを含むコンピ ュータ・システムに見受けられる広いカテゴリのメモリを表すことも意図してい る。特定の例には、読み取り専用メモリがある。読み取り専用メモリから成る補 助メモリ装置３４の場合、読み取り専用メモリは、主メモリ装置２４における主 メモリ２４ｂの領域によってンヤドウイングを施すことができる。本発明の理解 を容易にするため、ＣＰＵ１２だけが、ンヤドゥ・メモリを変更することが可能 であり、こうした変更を行うことができるのは、／ヤドゥ・メモリが、再度、書 き込み可能と宣言された後に限られる。しかし、シャドウ・メモリの変更が仮定 のやり方で支援されなくても、本発明を実施することができるのは明らかである 。他の点については、補助メモリ３４の構成及び基本機能は、周知のところであ り、ここではこれ以上解説しない。
さらに、本発明の理解を容易にするため、ＣＰＵ１２が／ヤドウイングを施され た読み取り専用メモリに対して実施する読み取りサイクルは、主メモリ装置２４ に対して実施されるものとみなされるが、ＣＰＵ１２が／ヤドウイングを施され た読み取り専用メモリに対して実施する書き込みサイクルは、補助メモリ装置３ ４に対して実施されるものとみなされる。他の直接メモリ・アクセス装置３２が 実施するサイクルは、読み取りサイクルであるか、あるいは、書き込みサイクル であるかには関係なく、補助メモリ装置３４に対して実施されるものとみなされ る。ただし、／ヤドウイングを施された読み取り専用メモリに対する読み取り及 び書き込みサイクルが、みなされたやり方で支援されな（でも、本発明を実施す ることができるのは明らかである。
引き続き、図１を参照すると、前述のように、本発明の第ルベルのライトスルー ・キャッシュメモリ１４は、ライトスルー・キャッシュメモリ・コントローラ！ ４ａ１及び、キャッシュメモリのアレイ１４ｂから構成される。第ルベルのライ トスルー・キャノンｓメモ１月４は、主メモリ２４及び補助メモリ３４の両方の 牛ヤッンコ可能なデータ及び命令を牛ヤ・メシツするように設計されている。
第ルベルのライトスルー・キャノンコメモリ装置１４に対して実施される書き込 みサイクルが、結果として、キャフシ１書き込みのヒツト／ミスのいずれになる かには関係なく、ライトスルー・キャッシュ・コントローラ１４ａは、書キ込み サイクルをローカル・バス１８にバスするように設計されている。さらに重要な ことには、第ルベルのライトスルー・キヤメンユメそり装置１４は、ＣＰＵ１２ が実施する読み取りサイクルに対して、読み取りヒツト割合を高めるように最適 化される。
すなわち、第ルベルのライトスルー・キャノンコメモリ装置１４は、ＣＰＵ１２ が実施する読み取り及び書き込みサイクルに応答するように設計されている。
第ルベルのライトスルー・キャッシュメモリ装置１４は、ＣＰＵ１２が実施する 読み取りサイクルによるキャブンユ読み取りミスに応答して、そのヰヤ、シ。
ラインの再割り当てを行うように設計されているが、ＣＰＵ１２が実施する書き 込みサイクルによって生じるキャッシュ書き込みミスについてはそのような設計 は施されていない。一方、第ルベルのライトスルー・キャッシュメモリ装置１４ は、他の直接メモリ・アクセス装置３２が実施する書き込みサイクルに応答して 、スヌーズ・サイクルを実施する場合を除けば、別様に、他の直接メモリ・アク セス装ａ３２が実施する読み取り及び書き込みサイクルに応答することはないよ うに設計されている。さらに、第ルベルのライトスルー・キャッシュメモリ装置 １４は、ｎ通りの、できれば、４通りの連想式になるように設計されている。
本発明の理解を容易にするため、第１レベルのライトスルー・キャッシュメモリ 装置１４が、そのキャッシュラインをバースト充填できるものと仮定する。第ル ベルのライトスルー・キャッシュメモリ１４は、さらに、書き込み保護メモリの キャッシングを支援するものと仮定する、すなわち、読み取り専用メモリは、読 み取りサイクル時に牛十ッンユされるが、１度キャッシュされると、キャッシュ された読み取り専用メモリに対する書き込みサイクルは、常に、キャッシュ書き 込みミスとみなされ、キャッシュされた読み取り専用メモリが更新されることは ない。しかし、牛十７ンユラインの充填及び読み取り専用メモリの手中ブンング を仮定のように支援しなくても、本発明を実施することができるのは明らかであ る。ここに指定の設計考慮事項を除く他の点では、任意の周知のキャッシュメモ リを用いて、第ルベルのライトスルー・キャッシュメモリ装置１４を実現するこ とが可能である。
さらに図１を寥照すると、前述のように、第２レベルのライドパ、り・キヤ。
／ユメモリ２ｏが、ライトバック・キャッシュ・コントローラ２０ａ、及び、ラ イトバック・キャッシュメモリのアレイ２０ｂから構成されている。ライトバッ ク・キャッシュ・コントローラ２０ａは、制御論理回路（不図示）と、書き込み バッファ（不図示）から構成されている。第２レベルのライトバック・キャッシ ュメモリ装置２ｏは、主メモリ２４のデータをキャッシュするように設計されて いる。第２レベルライトバツク・キャノンコメモリ装置１２０は、そのキャブツ ユライ／が再割り当てされようとしている場合に限って、そのキャノンコライン に記憶された汚染データを主メモリ２４に排出するように設計されている。さら に重要なことには、第２レベルのライトバック・キャッシュメモリ装置２ｏは、 第ルベルのライトスルー・キャッシュメモリ装置１４を補足するように最適化さ れている。
すなわち、第２レベルのライトバック・キャッシュメモリ装置２ｏは、ＣＰＵ１ ２及び他の直接メモリ・アクセス装置３２が実施する読み取りサイクル及び書き 込みサイクルの両方に応答するように設計されている。しかし、第２レベルの・ ライトバック・キャノン１メモリ装置２ｏは、ＣＰＵ１２だけが実施する書き込 みサイクルによって生じるキャッシュ書き込みミスに応答して、キャッジ−ライ ンの再割り当てを行うように設計されているが、ＣＰＵ１２が実施する読み取り サイクルによって生じるキャフンコ読み取りミス、及び、他の直接メモリ・アク セス装置３２が実施する読み取り／書き込みサイクルによって生じるキャップユ 読み取り／書き込みミスについてはこうした設計は施されていない。
さらに、第２レベルのライトバック・キャッシュメモリ装置２０は、キャノンコ ラインの行サイズが、第ルベルのライトスルー・キャノンコメモリ装置１４にお けるキャノンコラインの行サイズ以上になるように設計されている。第２レベル のキャラ１５メモリ・アレイ２０ｂは、第ルベルのキャッシュメモリ・アレイ１ ４ｂに比べて、比較的小さくなるように設計されている。その現在のところ望ま しい形態の場合、第ルベルのキャッシュメモリ・アレイ１４ｂと第２レベルのキ ャッシュメモリ・アレイ２０ｂは、サイズ比が８＝１であり、例えば、第ルベル のキャッシュメモリ・アレイ１４１）が８にであれば、第２レベルのキャッシュ メモリ・アレイ２０１３はＩＫということになる。さらに、第２レベルのライト バック・キャノンコメモリ装置２０は、ｎ通りに、できれば、やはり４通りに設 定された連想式に設計されている。第ルベルのライトスルー・キャノンコメモリ 装置１４と同様、ここに指定の設計考慮事項を除けば、任意の周知のキヤ！ノー メモリを用いて、第２レベルのライトバック・キャノンコメモリ装置２０を実現 することが可能である。
次に、図２ａ〜２ｄを寥照すると、本発明のキャッシュメモリ階層の動作の流れ を表した４つのブロック図が示されている。図２８及び２ｂには、ＣＰＵ１２が 実施する読み取り及び書き込みサイクルに関する動作の流れが示されている。
図２ｃ及び２ｄには、他の直接メモリ・アクセス装置が実施する読み取り及び書 き込みサイクルに関する動作の流れが示されている。
ｌｆ、図２８を参照すると、最初に、プロ・ツク４２において、第ルベルのライ トスルー・キャッシュメモリ装置が、ＣＰＵによって取り出されるデータ／命令 が、現在第ルベルのキャッシュメモリ・アレイに記憶されているかの判定を行う 。取り出されるデータ／命令が第ルベルのキャッシュメモリ・アレイに記憶され ている場合、ブロック４４及び４６において、データ／命令は、第ルベルのキャ ッシュメモリ・アレイから取り出されて、ＣＰＵに戻される。取り出されるデー タ／命令が、第ルベルのキャッシュメモリに現在記憶されていない場合には、ブ ロック４８において、第ルベルのライトスルー・キャッシュメモリ装置が、読み 取りサイクルを発生し、ローカル・バスに送る。
読み取りサイクルで、主メモリにアドレス指定が行われなければ、ブロック５２ において、読ろ取りサイクルは、外部バスに送られるか、あるいは、デフォルト される。外部バスにおいて読み取りサイクルを検出すると、ブロック５４におい て、補助メモリ装置は、そのメモリ・アレイからデータ／命令を取り出す。デー タ／命令をキャッシュできない場合には、ブロック４６において、補助メモリ装 置からデータ／命令を取り出し、ＣＰＵに戻されるが、そうでなければ、補助メ モリ装置からデータ／命令を取り出すと、ブロック５８及び４６において、第ル ベルのライトスルー・キャッシュメモリ装置に記憶し、その後で、ｃｐｕに戻さ れる。
読み取りサイクルで、主メモリのアドレス指定が行われると、ブロック６ｏにお いて、第２レベルのライトバック・キヤ・ｙシュメモリ装置は、データ／命令が 、現在、キャッシュメモリ・アレイに記憶されているか否かを判定する。データ ／命令が、現在、キャッシュメモリのアレイに記憶されている場合、ブロック６ ２．５８、及び、４６において、そこからデータ／命令を取り出し、第ルベルの ライトスルー・キャッシュメモリ装置に記憶して、ＣＰＵに戻される。そうでな ければ、ブロック６４．５８、及び、４６において、主メモリからデータ／命令 を取り出し、第ルベルのライトスルー・キャッジコメそり装置に記憶して、ｃＰ Ｕに戻される。前述のように、主メモリから取り出されるデータ／命令は、第２ レベルのライドバイト・メモリ装置には記憶されない。
次に、図２ｂを参照すると、まず、ブロック７２において、第ルベルのライトス ルー・キャノ／：Ｌメモリ装置が、ＣＰＵが実施する書き込みサイクルの宛先ア ドレスが、現在、キャッシュメモリ・アレイに手中フンニされているか否かを判 定する。キャッシュされている場合、ブロック７４において、第ルベルのライト スルー・キャッシュメモリ装置は、現在キャッシュされているデータが、書き込 み保護を施されているか否かを判定する。現在キャッシュされているデータが、 書き込み保護を施されていない場合、ブロック７６において、書き込まれるデー タは、キャノンコラインに記憶される。ブロック７８において、宛先アドレスが 、現在、キ千ノンング及び書き込み保護の両方または＝方が施されているか否か には関係なく、第ルベルのライトスルー・キャノンコメモリ装置が、ローカル・ バスに書き込みサイクルを送る。
書き込みサイクルにおいて、主メモリにアドレス指定を行わなないか、あるいは 主メモリの読み取り専用領域にアドレス指定する場合、ブロック８２において、 書き込みサイクルは、外部バス８２に送られるか、あるいは、デフォルトされる 。
書き込みサイクルを検出すると、ブロック８４において、補助メモリ装置は、書 き込みサイクルが、読み取り専用メモリのアドレス指定を行うか否かを判定する 。
書き込みサイクルが読み取り専用メモリにアドレス指定する場合、ブロック８６ において、補助メモリ装置は、ダミー書き込みサイクルを実施し、そうでなけれ ば、ブロック８８において、補助メモリ装置は、書き込みデータを補助メモリ・ アレイに記憶する。
書き込みサイクルで、主メモリの読み取り専用でない領域にアドレス指定する場 合、書き込みサイクルを検出すると、ブロック９２において、第２レベルのライ トバック・キャッシュメモリは、宛先アドレスが、現在、キャッシュメモリ・ア レイにキヤｙ／ｘされているか否かを判定する。宛先アドレスが、現在、キャラ ツユメモリ・アレイにキャッシュされていれば、ブロック９４において、書き込 みデータが、第２レベルのキャッシュメモリ・アレイに記憶される。前述のよう に、キャノンニラインの再割り当てが行われるまで、書き込みデータは、主メモ リに排出されない。宛先アドレスが、現在、第２レベルのキャラツユメモリ・ア レイにキヤ、ンユされていなければ、ブロック９６において、第２レベルのライ トハック・キャッシュメモリ装置が、再割り当てすべきキャノンニラインを選択 し、選択キャノンニラインから汚染データを書き込みバッファに記憶し、ブロッ ク９８において、選択キヤツシュラインに書き込みデータを記憶し、ブロック１ ００において、今しがた再割り当てされたキャノンニラインの残りの部分に、主 メモリから検索したデータを充填し、ブロック１０２において、書き込みバッフ ァの汚染データを主メモリに排出する。
次に、図２ｃを参照すると、まず、外部バス・インターフェイスが、ブロック１ １２において、他の直接メモリ・アクセス装置の１つからの読み取りサイクルが 、主メモリにアドレス指定をするか否かの判定を行う。読み取りサイクルが、補 助メモリにアドレス指定をする場合、読み取りサイクルを検出すると、ブロック １１４及び１１６において、補助メモリ装置は、そのメモリ・アレイからデータ ／命令を取り出し、他の直接メモリ・アクセス装置にデータ・命令を戻す。前述 のように、データ／命令は、たとえ、記憶されていたとしても、第ルベルのライ トスルー・キャラツユメモリからは取り出されないか、あるいは、取り出された データ／命令が、牛中１７．可能であって、そこには記憶されてぃな（でも、第 ルベルのライトスルー・キナ１７ユメモリ装置に記憶されることはない。
読み取りサイクルで、主メモリにアドレス指定を行う場合、ブロック１１８にお いて、外部バス・インターフェイスは、読み取りサイクルをローカル・バスに送 る。読み取りサイクルを検出すると、第２レベルのライトバック・キャッシュメ モリ装置が、ブロア７１２０において、取り出されるデータ／命令が、現在、そ のキャラツユメモリ・アレイに記憶されているか否かを判定する。取り出される データ／命令が、現在、そのキャッシュメモリ・アレイに記憶されている場合、 第２レベルのライトバック・キヤ・ラフ１メモリ装置は、プロγり１２２及び１ １６において、データ／命令を取り出し、他の直接メモリ・アクセス装置にその データ／命令を送る。そうでなければ、プロ１り１２４及び１１６において、デ ータ／命令は、主メモリから取り出して、他の直接メモリ・アクセス装置に戻さ れる。前述のように、主メモリから取り出されるデータ／命令は、第２レベルの ライトバック・キャッシュメモリ装置には記憶されない。データ／命令は、たと えそこに記憶されていても、箪ｌレベルのライトスルー・キャッシュメモリ装置 から取り出されることはないが、あるいは、取り出されたデータ／命令が、そこ に記憶されていな（ても、第ルベルのライトスルー・メモリに記憶されることは ない。
次に、図２ｄを参照すると、まず、外部バス・インターフェイスが、ブロック１ ２２において、他の直接メモリ・アクセス装置の１つからの書き込みサイクルが 、補助メモリの読み取り専用メモリにアドレス指定するか否がを判定する。書き 込みサイクルが、補助メモリの読み取り専用メモリにアドレス指定する場合、ブ ロア月２４において、補助メモリ装置は、ダミー書き込みサイクルを実施する。
そうでなければ、ブロッ月２６において、外部バスは、さらに、書き込みサイク ルが主メモリにアドレス指定するか否がを判定する。書き込みサイクルが、主メ モリにアドレス指定しない場合、書き込みサイクルを検出すると、ブロック１２ Ｂにおいて、補助メモリ装置は、書き込みデータをメモリ・アレイに記憶する。
さらに、宛先アドレスが第ルベルのライトスルー・キャラツユメモリによってキ ャノン二可能な場合、プロ・ツク１３２において、バス・サイクルは、スヌーピ ングのため、ローカル・バスに送られる。スヌーピングのためのバス・サイクル を検出すると、ブロック１３４において、第ルベルのライトスルー・キャラツユ メモリが、スヌープ・サイクルを実施する、すなわち、宛先アドレスが、現在、 そのキャッシュメモリ・アレイにキャッ／ユされているか否かを判定し、キヤノ ンユされていれば、そのキャノンニラインを無効にする。前述のように、補助メ モリの記憶場所が、キヤノン二可能な記憶場所であったとしても、補助メモリに 書き込まれるデータは、第ルベルのライトスルー・キャッシュメモリ装置には記 憶されない。
書き込みサイクルが主メモリにアドレス指定する場合、外部バスは、ブロック１ ３６において、書き込みサイクルをローカル・バスに送る。書き込みサイクルを 検出すると、第２レベルのライトバック・キヤノンユ・コントローラは、ブロッ ク１３８において、宛先アドレスが、現在、第２レベルのキャッシュメモリ・ア レイにキャッシュされているか否かを判定する。宛先アドレスが、現在、第２レ ベルのキャラツユメモリ・アレイにキャッシュされている場合には、ブロック＋ ４０において、データは、第２レベルのライトバック・キヤ１〕：Ｌ装置に記憶 され、そうでなければ、ブロック１４２において、データは、主メモリに記憶さ れる。前述のように、第２レベルのキャッシュメモリ装置は、池の直接メモリ・ アクセス装置が実施する書き込みサイクルによって生じる書き込みミスのために 、そのキャノンニラインの再割り当てを行うことはなく、第２レベルのキャッシ ュメモリ・アレイに記憶される汚染データが、主メモリに排出されるのは、キャ ノンニラインが再割り当てされる場合に限られる。
データが第２レベルのキャッシュメモリ・アレイに記憶されるか、あるいは、主 メモリに記憶されるかに関係なく、ローカル・バスにおいて書き込みサイクルを 検出すると、ブロック１３４において、第ルベルのライトスルー・キャッシュメ モリ装置は、スヌーブ・サイクルを実施し、宛先アドレスが、現在、第１レベル のライトスルー・キャラツユメモリにキャブンコされている場合、宛先アドレス に対応するキャッジ−ラインを無効にする。前述のように、宛先アドレスが現在 そこにキャ１／ユされているか否かに関係なく、データが、第ルベルのライトス ルー・キャラツユメモリに書き込まれることはない。
もう１度、図１を参照すると、前述の設計考慮事項及び動作の流れの結果として 、本発明のキャッシュメモリ階層は、所望の結果、及び、背景技術のセクンツ／ で概略を述べた所望の結果及び目的を達成する。第２レベルのライトバック・キ ャッシュメモリ装置２０を設計して、ＣＰＵ１２が実施する書き込みサイクルに よって生じる書き込みミスに対してキャノンニラインを再割り当てし、他の直接 メモリ・アクセス装置３２が実施する書き込みサイクルによって生じる書き込み ミスに対しても、また、ＣＰＵ１２または他の直接メモリ・アクセス装置３２が 実施する読み取りサイクルによって生じる読み取りミスに対しても、そのキャノ ンニラインの再割り当てを行わないようにすることによって、Ｍｏｄｌｆ１ｅ’ ｄ　Ｅｘｃｌｕｓｉｖｅ　５ｈａｒｅｄ　Ｉｎｖａｌｉｄ（ＭＥＳＩ）またはＭ ｌｄ（ＭＯＥＳ＋）のような任意の周知の工業用プロトコルを必要とせずに、第 ２レベルのライトバック・キャッシュメモリ２０を簡単に実現することが可能に なるのは明らかである。結果として、ライトスルー・キャッシュメモリの実施の 簡単さを放棄することな（、主メモリに対するアクセスを減らすことによって、 電力消費を減少させる所望の結果及び目的が実現される。
ＣＰＵ１２が実施する読み取りサイクルのキナ１ンユ・ヒツト割合を高めるため 、第ルベルのライトスルー・キャラツユメモリを最適化することによって、ＣＰ Ｕ１２が実施するサイクルの結果としての、主メモリ２４に対する残りのバス・ サイクル・アドレスの大部分は、書き込みサイクルである。従って、ＣＰＵ書き 込みサイクルから生じる書き込みミスに関してそのキャノンニラインを割り当て 、第ルベルのライトスルー・キャブ９ｓメモリ１４に比較してそのサイズをでき るだけ小さくするために、第２レベルのライトハック・キャッシュメモリ２０の サイズを最適化することが可能であり、この結果、電力消費の節減が、追加ハー ドウェアによる電力消費の増大と相殺することによって、帳消しにならないよう に、主メモリへのアクセスを減少させることにより、電力消費を減らす所望の結 果及び目的が達成される。
また、第ルベルのライトスルー・キャブ／ツメモリ１４は、ＣＰＵ１２が実施す る読み取りサイクルに関する牛ヤフンユ・ヒツト速度を高めるために最適化され るので、第２レベルのライトバック・キャッシュメモリ２０を小さいサイズに保 ち、ＣＰＵ１２及び他の直接メモリ・アクセス装置３２が実施する読み取りサイ クルによって生じるキャッシュ読み取りミスに応答して、キャッシュラインの再 割り当てが行われないようにすることから生じる性能ペナルティは、微々たるも のである。さらに、キャッシュラインのサイズが第ルベルのライトスルー・キャ ッ／ユメモリのキャラ／ニラインと同じ第２レベルのライトバック・牛ヤ、ツユ メモリ２０を設けることによって、第ルベルのライトスルー・キャノ／コメモリ 装置１４のキャッシュラインは、バースト充填が可能になり、第２レベルのライ ドパ、り・キャッシュメモリ装置２０における多数のヒツト／ミス判定が回避さ れる。結果として、主メモリに対するアクセスを減少させることによって、性能 のペナルティをあまり増すことなく、電力消費を減らすという本発明の所望の結 果及び目的が達成される。
現在のところ望ましい形態及び各種仮定に関連して、本発明のキャッシュメモリ 階層について解説してきたが、当該技術の熟練者には明らかなように、本発明の キャッシュメモリ階層は、解説の現在のところ望ましい形態、及び、行われた仮 定に限定されるものではない。本発明のキャッシュメモリ階層は、付属の請求項 の精神及び範囲内における修正及び変更を施して、実施することが可能である。
従って、明細書は、本発明を制限するものではなく、その例示のためのものとみ なすべきである。
ＦＩＧＵＲＥ　２ｂ ＦＩＧＬＩＲＥ　２ｃ フロントベージの続き （８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。
ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＰＴ、ＳＥ） 、０Ａ（ＢＦ、ＢＪ、ＣＦ、ＣＧ、ＣＩ、Ｃ〜丁、ＧＡ、ＧＮ、〜ＩＬ、ＭＲ， ＳＮ、ＴＤ。
ＴＧ）、　ＡＴ、　ＡＵ、　ＢＢ、　ＢＧ、　ＢＲ，ＣＡ、　ＣＨ。
Ｃ３，ＤＥ、ＤＫ、ＥＳ、ＦＩ、ＧＢ、ＨＵ、ＪＰ、ＫＰ、　ＫＲ，ＬＫ、　Ｌ Ｕ、　ＭＧ、　Ｎ■Ｎ、　ＭＷ、　ＮＬ、　Ｎ。
、　ＰＬ、　ＲＯ，ＲＵ、　ＳＤ、　ＳＥ

Claims (53)

    【特許請求の範囲】
  1. １．主メモリに結合された中央演算処理装置（ＣＰＵ）から成るコンピュータ・ システムで、複雑さ及び性能コストの増大を最小限に抑えて、前記主メモリに対 するアクセスを減少させることによって、前記コンピュータ・システムによる電 力消費を減らすための方法において、 ａ）前記主メモリにアドレス指定された、前記ＣＰＵによって発生する書き込み サイクルを検出するステップと、 ｂ）前記主メモリにアドレス指定された前記ＣＰＵ書き込みサイクルの宛先アド レスが、その時点において、前記ＣＰＵによって発生する読み取りサイクルに対 して、高キャッシュ読み取りヒットの割合を高めるように最適化されたライトス ルー・キャッシュメモリにキャッシュされている場合、前記主メモリに対してア ドレス指定された前記ＣＰＵ書き込みサイクルが検出されると、前記主メモリに 対してアドレス指定された前記ＣＰＵ書き込みサイクルの間に書き込むべきデー タを、前記ＣＰＵに結合された前記ライトスルー・キャッシュメモリに記憶する ステップと、 ｃ）前記主メモリに対してアドレス指定された前記ＣＰＵ書き込みサイクルが検 出されると、前記ライトスルー・キャッシュメモリ及び前記主メモリに結合され た、前記ライトスルー・キャッシュメモリを補足するように最適化されたライト バック・キャッシュメモリに、前記主メモリに対してアドレス指定された前記Ｃ ＰＵ書き込みサイクルの間に書き込むべき、そして、後続時点において、条件付 きで前記主メモリに書き込まれることになる、前記データを記憶するステップか ら構成され、 これによって、複雑さ及び性能コストを量小限に抑えて、前記主メモリに対する アクセスが減少し、電力消費が減少することを特徴とする前記方法。
  2. ２．前記方法に、さらに、 ｄ）前記主メモリにアドレス指定された、前記ＣＰＵによって発生する読み取り サイクルを検出するステップと、 ｅ）前記主メモリにアドレス指定された前記ＣＰＵ読み取りサイクルのそれぞれ が検出されると、前記ライトスルー・キャッシュメモリ、前記ライトバック・キ ャッシュメモリ、及び、前記主メモリの選択された１つから前記主メモリにアド レス指定された前記ＣＰＵ読み取りサイクルのそれぞれの間に、読み取るべきデ ータを取り出すステップが含まれ、 前記主メモリに対してアドレス指定された前記ＣＰＵ読み取りサイクルが検出さ れる時点において、前記主メモリに対してアドレス指定された、前記ＣＰＵ読み 取りサイクルのソース・アドレスが、前記ライトスルー・キャッシュメモリにキ ャッシュされている場合、前記主メモリに対してアドレス指定された前記ＣＰｕ 読み取りサイクルの間に読み取るべき前記データが、前記ライトスルー・キャッ シュメモリから取り出され、 前記主メモリに対してアドレス指定された前記ＣＰＵ読み取りサイクルが検出さ れる時点において、前記主メモリに対してアドレス指定された、前記ＣＰＵ読み 取りサイクルの前記ソース・アドレスが、前記ライトスルー・キャッシュメモリ にはキャッシュされておらず、前記ライトバック・キャッシュメモリにキャッシ ュされている場合、前記主メモリに対してアドレス指定された前記ＣＰＵ読み取 りサイクルの間に読み取るべき前記データカ、前記ライトバック・キャッシュメ モリから取り出され、 前記主メモリに対してアドレス指定された前記ＣＰＵ読み取りサイクルが検出さ れる時点において、前記主メモリに対してアドレス指定された、前記ＣＰＵ読み 取りサイクルの前記ソース・アドレスが、前記ライトスルー・キャッシュメモリ にも、前記ライトバック・キャッシュメモリにもキャッシュされていない場合、 前記主メモリに対してアドレス指定された前記ＣＰＵ読み取りサイクルの間に読 み取るべき前記データが、前記主メモリから取り出されるステップと、さらに、 ｆ）読み取るべき前記データが前記ライトバック・キャッシュメモリから取り出 される場合、または、読み取るべき前記データが前記主メモリから取り出される 場合、前記データが取り出されると、前記取り出されたデータを前記ライトスル ー・キャッシュメモリに記憶するステップと、ｇ）前記データが取り出されると 、前記取り出されたデータを前記ＣＰＵに戻すステップが含まれることを特徴と する、請求項１に記載の方法。
  3. ３．前記ライトバック・キャッシュメモリのキャッシュ・サイズが、前記ライト スルー・キャッシュメモリに比べてはるかに小さいということを特徴とする請求 項２に記載の方法。
  4. ４．前記ライトバック・キャッシュメモリのキャッシュ・サイズが、前記ライト スルー・キャッシュメモリの約１／８であることを特徴とする請求項３に記載の 方法。
  5. ５．前記ライトスルー・キャッシュメモリ及び前記ライトバック・キャッシュメ モリが、ｎ通りに設定された連想キャッシュメモリであることを特徴とする請求 項２に記載の方法。
  6. ６．ｎが４に等しいことを特徴とする請求項５に記載の方法。
  7. ７．前記ステップｂ）が、 ｂ．１）前記主メモリに対してアドレス指定された前記ＣＰＵ書き込みサイクル が検出される時点において、前記主メモリに対してアドレス指定された前記ＣＰ Ｕ書き込みサイクルの前記宛先アドレスに、前記ライトスルー・キャッシュメモ リのキャッシュラインが割り当てられているか否かを判定するステップと、ｂ． ２）前記ＣＰＵ書き込みサイクルに関して書き込まれるべき前記データを前記ラ イトスルー・キャッシュメモリの前記割り当てられたキャッシュインに記憶する ステップから構成される、 請求項２に記載の方法。
  8. ８．前記ステップｃ）が、 ｃ．１）前記主メモリに対してアドレス指定された前記ＣＰＵ書き込みサイクル が検出される時点において、前記主メモリに対してアドレス指定された前記Ｃｐ ｕ書き込みサイクルの前記宛先アドレスに、前記ライトバック・キャッシュメモ リのキャッシニラインが割り当てられているか否かを判定するステップと、ｃ． ２）前記主メモリに対してアドレス指定された前記ＣＰＵ書き込みサイクルが検 出される時点において、前記主メモリに対してアドレス指定された前記ＣＰＵ書 き込みサイクルの前記宛先アドレスに、前記ライトバック・キャッシュメモリの 前記キャッシュラインが割り当てられていない場合、前記主メモリに対してアド レス指定された前記ＣＰＵ書き込みサイクルの前記宛先アドレスに関して、前記 ライトバック・キャッシュメモリの前記キャッシュラインを割り当てるステップ と、 ｃ．３）前記ライトバック・キャッシュメモリの前記割り当てられたキャッシュ ラインに前記ＣＰＵ書き込みサイクルに関して書き込むべき前記データを記憶す るステップから構成されることを特徴とする、請求項７に記載の方法。
  9. ９．記憶キャッシュラインが、再割り当てされている場合、前記ライトバック・ キャッシュメモリの前記割り当てられたキャッシュラインに記憶される前記デー タが、前記主メモリに書き込まれることを特徴とする請求項８に記載の方法。
  10. １０．前記ステップｃ）が、さらに、 ｃ．４）前記ステップｃ．２）において割り当てるべき前記ライトバック・キャ ッシュメモリの前記キャッシュラインが、前記主メモリに対してアドレス指定さ れた、以前に検出されたＣＰＵ書き込みサイクルの宛先アドレスに対して既に割 り当てられている場合、前記ステップｃ．２）において割り当てられる前記ライ トバック・キャッシュメモリの前記キャッシュラインに既に記憶されているデー タを前記ライトバック・キャッシュメモリにコピーするステップと、ｃ．５）前 記ライトバック・キャッシュメモリの前記書き込みバッツファにコピーされる、 前記既に記憶されているデータを、前記主メモリに対してアドレス指定された、 前記以前に検出されているＣＰＵ書き込みサイクルの前記宛先アドレスに書き込 むステップが含まれ、 前記ステップｃ．４）が、前記ステップｃ．３）前に実施されることを特徴とす る、 請求項９に記載の方法。
  11. １１．前記ステップｆ）が、 ｆ．１）前記主メモリに対してアドレス指定された前記ＣＰＵ読み取りサイクル のソース・アドレスに関して、前記ライトスルー・キャッシュメモリのキャッシ ュラインを割り当てるステップと、 ｆ．２）前記ライトスルー・キャッシュメモリの前記割り当てられたキャッシュ ラインに前記取り出されたデータを記憶するステップから構成されることを特徴 とする、 請求項８に記載の方法。
  12. １２．前記ライトバック・キャッシュメモリの前記キャッシュメモリの行サイズ が、少なくとも、前記ライトスルー・キャッシュメモリの前記キャッシュライン と同じであり、 前記ライトスルー・キャッシュメモリの前記キヤッシュランカ、バースト充填さ れることを特徴とする請求項１１に記載の方法。
  13. １３．前記コンピュータ・システムに、さらに、前記ライトスルー・キャッシュ メモリに結合された補助メモリが設けられ、前記方法に、さらに、ｈ）前記補助 メモリに対してアドレス指定された、前記ＣＰＵによって発生する書き込みサイ クルを検出するステップと、ｉ）前記補助メモリに対してアドレス指定された、 前記ＣＰＵ書き込みサイクルの宛先アドレスが、その時点において前記ライトス ルー・キャッシュメモリにキャッシュされている場合、前記補助メモリに対して アドレス指定された前記ＣＰＵ書き込みサイクルが検出されると、前記補助メモ リに対してアドレス指定された前記ＣＰＵ書き込みサイクルに関して書き込むべ きデータをライトスルー・キャッシュメモリに記憶するステップと、ｊ）前記補 助メモリに対してアドレス指定された前記ＣＰＵ書き込みサイクルが検出される と、前記補助メモリに対してアドレス指定された前記ＣＰＵ書き込みサイクルに 関して書き込むべき前記データを前記補助メモリに記憶するステップが含まれる ことを特徴とする、 請求項１１に記載の方法。
  14. １４．前記方法に、さらに、 ｋ）前記補助メモリに対してアドレス指定された前記ＣＰＵによって発生する読 み取りサイクルを検出するステップと、ｌ）前記補助メモリに対してアドレス指 定された前記ＣＰＵ読み取りサイクルのそれぞれが検出されると、前記ライトス ルー・キャッシュメモリ及び前記補助メモリの選択された１つから、前記補助メ モリに対してアドレス指定された前記ＣＰＵ読み取りサイクルのそれぞれに関し て、読み取るべきデータを取り出すステップであって、 前記補助メモリに対してアドレス指定された前記ＣＰＵ読み取りサイクルが検出 される時点において、前記補助メモリに対してアドレス指定された、前記ＣＰｕ 読み取りサイクルのソース・アドレスが、前記ライトスルー・キャッシュメモリ にキャッシュされている場合、前記補助メモリに対してアドレス指定された前記 ＣＰＵ読み取りサイクルに関して読み取るべき前記データが、前記ライトスルー ・キャッシェメモリから取り出され、前記補助メモリに対してアドレス指定され た前記ＣＰＵ読み取りサイクルが検出される時点において、前記補助メモリに対 してアドレス指定された、前記ＣＰｕ読み取りサイクルの前記ソース・アドレス が、前記ライトスルー・キャッシュメモリにキャッシュされていない場合、前記 補助メモリに対してアドレス指定された前記ＣＰＵ読み取りサイクルに関して読 み取るべき前記データが、前記補助メモリから取り出されろステップと、 ｍ）読み取るべき前記データが、前記補助メモリから取り出され、前記補助メモ リに対してアドレス指定された前記ＣＰＵ読み取りサイクルの前記ソース・アド レスが、キャッシュ可能な場合、前記データが取り出されると、前記取り出した データを前記ライトスルー・キャッシュメモリに記憶するステップと、ｎ）前記 データが取り出されると、前記取り出したデータを前記ＣＰＵに戻すステップが 、さらに含まれることを特徴とする、請求項１３に記載の方法。
  15. １５．前記ステップｉ）が、 い．１）前記補助メモリに対してアドレス指定された前記ＣＰＵ書き込みサイク ルが検出される時点において、前記補助メモリに対してアドレス指定された前記 ＣＰＵ書き込みサイクルの前記宛先アドレスに、前記ライトスルー・キャッシュ メモリのキャッシュラインが割り当てられているか否かを判定するステップとｉ ．２）前記ライトスルー・キャッシュメモリの前記割り当てられたキャッシュラ インに、前記ＣＰＵ書き込みサイクルの間に書き込むべき前記データを記憶する ステップから構成されることを特徴とする請求項１４に記載の方法。
  16. １６．前記ステップｍ）が、 ｍ．１）前記補助メモリに対してアドレス指定された前記ＣＰＵ読み取りサイク ルの前記ソース・アドレスが、キャッシュ可能か否かを判定するステップと、ｍ ．２）前記補助メモリに対してアドレス指定された前記ＣＰＵ読み取りサイクル の前記ソース・アドレスがキャッシュ可能な場合、前記補助メモリに対してアド レス指定された前記ＣＰＵ読み取りサイクルのソース・アドレスに関して、前記 ライトスルー・キャッシュメモリのキャッシュラインを割り当てるステップと、 ｍ．３）前記ライトスルー・キャッシュメモリの前記割り当てられたキャッシュ ラインに前記取り出されたデータを記憶するステップとから構成されることを特 徴とする請求項１５に記載の方法。
  17. １７．前記補助メモリが読み取り専用メモりから構成され、前記読み取り専用メ モリが、前記主メモリの一部によってシャドウイングを施され、 前記ライトスルー・キャッシュメモリが書き込み保護メモリを支援し、前記補助 メモリの前記読み取り専用メモリにシャドウイングを施す、前記主メモリの前記 一部に対してアドレス指定される前記ＣＰＵ書き込みサイクルが、前記補助メモ リに対してアドレス指定するものとみなされ、前記ステップｌ）及びｊ）が実施 されるのは、前記補助メモリに対してアドレス指定される前記ＣＰＵ書き込みサ イクルの前記宛先アドレスが、前記補助メモリの読み取り専用メモリでない場合 に限られることを特徴とする、請求項１６に記載の方法。
  18. １８．前記コンピュータ・システムが、さらに、前記ＣＰＵに加えて前記ライト バック・キャッシュメモリ及び前記補助メモリに結合された、少なくとも１つの 直接メモリ・アクセス装置を具備し、前記方法に、さらに、ｏ）前記主メモリに 対してアドレス指定された前記少なくとも１つの直接メモリ・アクセス装置によ って発生する書き込みサイクルを検出するステップと、ｐ）前記主メモリに対し てアドレス指定された前記直接メモリ・アクセス装置による各書き込みサイクル が、検出される毎に、前記主メモリに対してアドレス指定された前記直接メモリ ・アクセス装置による書き込みサイクルに関して書き込むべき前記各データを、 前記ライトバック・キャッシュメモリ及び前記主メモリの選択された１つに記憶 するステップであって、前記主メモリに対してアドレス指定された前記直接メモ リ・アクセス装置による書き込みサイクルの宛先アドレスが、その時点において 、前記ライトバック・キャッシュメモリにキャッシュされている場合、前記主メ モリに対してアドレス指定された前記直接メモリ・アクセス装置による書き込み サイクルに関して書き込むべき前記データが、前記ライトバック・キャッシュメ モリに書き込まれ、前記記憶されるデータが、後続の時点において、条件付きで 前記主メモリに書き込まれ、 前記主メモリに対してアドレス指定された前記直接メモリ・アクセス装置による 書き込みサイクルが検出される時点において、前記主メモリに対してアドレス指 定された前記直接メモリ・アクセス装置による書き込みサイクルの宛先アドレス が、前記ライトバック・キャッシュメモリにキャッシュされていない場合、前記 主メモリに対してアドレス指定された前記直接メモリ・アクセス装置による書き 込みサイクルに関して書き込むべき前記データが前記主メモリに書き込まれるス テップと、 ｑ）前記主メモリに対してアドレス指定された前記直接メモリ・アクセス装置に よる書き込みサイクルが、その時点において、前記ライトスルー・キャッシュメ モリにキャッシュされていない場合、前記主メモリに対してアドレス指定された 前記直接メモリ・アクセス装置による書き込みサイクルが検出されると、前記主 メモリに対してアドレス指定された前記直接メモリ・アクセス装置による書き込 みサイクルの間、前記ライトスルー・キャッシュメモリに既に記憶されているデ ータを無効にするステップがさらに含まれていることを特徴とする、請求項１４ に記載の方法。
  19. １９．前記方法に、さらに、 ｒ）前記主メモリに対してアドレス指定された、前記少なくとも１つの直接メモ リ・アクセス装置によって発生する読み取りサイクルを検出するステップと、５ ）前記主メモリに対してアドレス指定された前記直接メモリ・アクセス装置によ る各読み取りサイクルが検出される毎に、前記主メモリに対してアドレス指定き れた前記直接メモリ・アクセス装置による各読み取りサイクルの間に読み取るべ きデータを、前記ライトバック・キャッシュメモリ及び前記主メモリの選択され た１つから取り出すステップであって、前記主メモリにアドレス指定された前記 直接メモリ・アクセス装置読み取りサイクルが検出される時点において、前記主 メモリにアドレス指定された前記直接メモリ・アクセス装置読み取りサイクルが 、前記ライトバック・キャッシュメモリにキャッシュされている場合、前記主メ モリに対してアドレス指定きれた前記直接メモリ・アクセス装置読み取りサイク ルの間、読み取るべき前記データが前記ライトバック・キャッシュメモリから取 り出され、前記主メモリに対してアドレス指定された前記直接メモリ・アクセス 装置読み取りサイクルが検出される時点において、前記主メモリに対してアドレ ス指定された前記直接メモリ・アクセス装置読み取りサイクルが、前記ライトバ ック・キャッシュメモリにキャッシュされていない場合、前記主メモリに対して アドレス指定された前記直接メモリ・アクセス装置読み取りサイクルの間読み取 るべき前記データが、前記主メモリから取り出されるステップと、ｔ）前記デー タが取り出されると、前記取り出したデータを前記少なくとも１っの直接メモリ ・アクセス装置に戻すステップとが、さらに含まれることを特徴とする請求項１ ８に記載の方法。
  20. ２０．前記ステップｐ）が、 ｐ．１）前記主メモリに対してアドレス指定された前記直接メモリ・アクセス装 置書き込みサイクルが検出される時点において、前記主メモリに対してアドレス 指定された前記直接メモリ・アクセス装置書き込みサイクルの前記宛先アドレス に、前記ライトバック・キャッシュメモリのキャッシュインが割り当てられてい るか否かを判定するステップと、 ｐ．２）前記主メモリに対してアドレス指定された前記直接メモリ・アクセス装 置書ぎ込みサイクルが検出される時点において、前記主メモリに対してアドレス 指定さ札た前記直接メモリ・アクセス装置書き込みサイクルの前記宛先アドレス に、前記ライトバック・キャッシュメモリのキャッシュラインが割り当てられて いる場合、前記直接メモリ・アクセス装置書き込みサイクルの間に書き込むべき 前記データを、前記ライトバック・キャッシュメモリの前記割り当てられたキャ ッシュラインに記憶するステップと、ｐ．３）前記主メモリに対してアドレス指 定された前記直接メモリ・アクセス装置書き込みサイクルが検出される時点にお いて、前記主メモリに対してアドレス指定された前記直接メモリ・アクセス装置 書き込みサイクルに、前記ライトバック・キャッシュメモリのキャッシュライン が割り当てられていない場合、前記直接メモリ・アクセス装置による書き込みサ イクルの間に書き込むべき前記データを前記主メモリに記憶するステップから構 成されることを特徴とする、請求項１９に記載の方法。
  21. ２１．前記ステップｑが、 ｑ．１）前記主メモリに対してアドレス指定された前記直接メモリ・アクセス装 置による書き込みサイクルが検出される時点において、前記主メモリに対してア ドレス指定された前記直接メモリ・アクセス装置書き込みサイクルの前記宛先ア ドレスに、前記ライトスルー・キャッシュメモリのキャッシュラインが割り当て られているか否かを判定するステップと、ｑ．２）前記主メモリに対してアドレ ス指定された前記直接メモリ・アクセス装置書き込みサイクルが検出される時点 において、前記主メモリに対してアドレス指定された前記直接メモリ・アクセス 制置書き込みサイクルの前記宛先アドレスに、前記ライトスルー・キャッシュメ モリのキャッシュラインが割り当てられている場合、前記ライトスルー・キャッ シュメモリのキャッシュラインに既に記憶されているデータを無効にするステッ プから構成されることを特徴とする、請求項２０に記載の方法。
  22. ２２．前記コンピュータ・システムに、さらに、前記ライトスルー・キャッシュ メモリに結合された補助メモリが含まれ、前記方法に、さらに、ｕ）前記補助メ モリに対してアドレス指定された前記少なくとも１つの直接メモリ・アクセス装 置によって、１度に１つずつ同期して発生する書き込みサイクルを検出するステ ップと、 ｖ）前記補助メモリに対してアドレス指定された前記書き込みサイクルの間に書 ぎ込むべき前記データを前記補助メモリに記憶するステップと、ｗ）前記補助メ モリに対してアドレス指定された前記直接メモリ・アクセス装置書き込みサイク ルが検出される時点において、前記補助メモリに対してアドレス指定された前記 直接メモリ・アクセス装置書き込みサイクルの前記宛先アドレスが、前記ライト スルー・キャッシュメモリにキヤッシュされている場合、前記補助メモリに対し てアドレス指定された前記直接メモリ・アクセス装置による書き込みサイクルの 前記宛先アドレスに関して、前記ライトスルー・キャッシュメモリに既に記憶さ れているデータを無効にするステップが含まれることを特徴とする、 請求項１９に記載の方法。
  23. ２３．前記方法に、さらに、 ｘ）前記補助メモリに対してアドレス指定された前記少なくとも１つの直接メモ リ・アクセス装置によって、１度に■つずつ、同期して、発生する読み取りサイ クルを検出するステップと、 ｙ）前記補助メモリに対してアドレス指定された前記直接メモリ・アクセス装置 読み取りサイクルを検出すると、前記補助メモリに対してアドレス指定された前 記直接メモリ・アクセス装置読み取りサイクルの間に読み取るべきデータを前記 補助メモリから取り出すステップと、ｚ）前記データが取り出されると、前記取 り出したデータを前記少なくとも１つの直接メモリ・アクセス装置に戻すステッ プが含まれることを特徴とする、請求項２２に記載の方法。
  24. ２４．前記ステップｗ）が、 ｗ．１）前記補助メモリに対してアドレス指定された前記直接メモリ・アクセス 装置書き込みサイクルを検出する時点において、前記補助メモリに対してアドレ ス指定された前記直接メモリ・アクセス装置書き込みサイクルの前記宛先アドレ スに、前記ライトスルー・キャッシュメモリのキャッシュラインが割り当てられ ているか否かを判定するステップと、Ｗ．２）前記補助メモリに対してアドレス 指定された前記直接メモリ・アクセス装置書き込みサイクルを検出する時点にお いて、前記補助メモリに対してアドレス指定された前記直接メモリ・アクセス装 置書き込みサイクルの前記宛先アドレスに、前記ライトスルー・キャッシュメモ リのキャッシュラインが割り当てられている場合、前記ライトスルー・キャッシ ュメモリの前記割り当てられたキャッシュラインに既に記憶されているデータを 無効にするステップから構成されろことを特徴とする、 請求項２３に記載の方法。
  25. ２５．前記補助メモリが、読み取り専用メモリから構成され、前記読み取り専用 メモリが、前記主メモリの一部によってシャドウイングを施され、 前記補助メモリの前記読み取り専用メモリにシャドウイングを施す前記主メモリ の一部に対してアドレス指定された、前記直接メモリ・アクセス装置の書き込み 及び読み取りサイクルは、前記補助メモリに対してアドレス指定されるものとみ なされ、 前記ステップｖ）及びｗ）が実施されるのは、前記補助メモリにアドレス指定す ろ前記直接メモリ・アクセス装置による書き込みサイクルの前記宛先アドレスが 、前記補助メモリの読み取り専用メモリではない場合に限られることを特徴とす る、 請求項２３に記載の方法。
  26. ２６．主メモリに結合された中央演算処理装置（ＣＰＵ）から成るコンピュータ システムで、複雑さ及び性能コストの増大を最小限に抑えて、前記主メモリに対 するアクセスを減少させて、前記コンピュータ・システムによる電力消費を減ら すキャッシュメモリ階層において、 ａ）前記ＣＰＵに結舎されて、前記主メモリにアドレス指定された前記ＣＰＵに よって発生する書き込みサイクルを検出し、前記主メモリに対してアドレス指定 された前記ＣＰＵによる書き込みサイクルの宛先アドレスが、その時点において 、前記ライトスルー・キャッシュメモリにキャッシュされている場合、前記主メ モリに対してアドレス指定された前記ＣＰＵによる書き込みサイクルが検出され ると、前記主メモリに対してアドレス指定された前記ＣＰＵによる書き込みサイ クルの間に書き込むべきデータを記憶するための、前記ＣＰＵによって発生する 読み取りサイクルの間にキャッシュ読み取りヒット割合を高めるために最適化さ れている、ライトスルー・キャッシュメモリと、ｂ）前記ライトスルー・キャッ シュメモリ及び主メモリに結合されて、前記主メモリに対してアドレス指定され た前記ＣＰＵによる書き込みサイクルを検出し、前記主メモリに対してアドレス 指定された前記ＣＰＵによる書き込みサイクルが検出すると、前記主メモリに対 してアドレス指定された前記ＣＰＵによる書き込みサイクルに関して書き込むべ き前記データを記憶するためのライトバック・キャッシュメモリから構成され、 前記記憶されるでータが、後続の時点において、条件付きで前記主メモリに書き 込まれ、前記ライトバック・キャッシュメモリが、前記ライトスルー・キャッシ ュメモリを補足するように最適化され、これによって、複雄さ及び性能コストを 最小限に抑えて、前記主メモリに対するアクセスが減少し、電力清貧が減少する ことを特徴とする、コンピュータ・システムによる電力消費を減らすキャッシュ メモリ階層。
  27. ２７．前記ライトスルー・キャッシュメモリは、さらに、前記主メモリに対して アドレス指定された、前記ＣＰＵによって発生する読み取りサイクルを検出し、 前記主メモリに対してアドレス指定された前記ＣＰＵによる読み取りサイクルの ソース・アドレスが、その時点において、前記ライトスルー・キャッシュメモリ にキャッシュされている場合、前記主メモリに対してアドレス指定された前記Ｃ ＰＵによる読み取りサイクルが検出されると前記主メモリに対してアドレス指定 された前記ＣＰＵによる読み取りサイクルに関して読み取るべきデータを取り出 し、前記データが取り出されると前記取り出したデータを前記ＣＰＵに戻し、前 記ライトスルー・キャッシュメモリは、さらに、読み取るべき前記データが前記 ライトバック・キャッシュメモリから取り出される場合、及び、読み取るべき前 記データが前記主メモリから取り出される場合、前記データが取り出されると読 み取るべき前記データを前記ライトスルー・キャッシュメモリに記憶し、前記ラ イトバック・キャッシュメモリは、さらに、前記主メモリに対してアドレス指定 された前記ＣＰＵによる読み取りサイクルを検出し、前記主メモリに対してアド レス指定された前記ＣＰＵによる読み取りサイクルのソース・アドレスが、その 時点において、前記ライトスルー・キャッシュメモリにはキャッシュされておら ず、前記ライトバック・キャッシュメモリにキャッシュされている場合、前記主 メモリに対してアドレス指定された前記ＣＰＵによる読み取りサイクルが検出さ れると、前記主メモリに対してアドレス指定された前記ＣＰＵによる読み取りサ イクルに関して読み取るべきデータを取り出し、前記データが取り出されると、 前記取り出したデータを前記ライトスルー・キャッシュメモリ及び前記ＣＰＵに 戻し、 前記主メモリは、前記主メモリに対してアドレス指定された前記ＣＰＵによる読 み取りサイクルを検出し、前記主メモリに対してアドレス指定された前記ＣＰｕ による読み取りサイクルの前記ソース・アドレスが、その時点において、前記ラ イトスルー・キャッシュメモリ及び前記ライトバック・キャッシュメモリにキャ ッシュされていない場合、前記主メモリに対してアドレス指定された前記ＣＰｕ による読み取りサイクルが検出されると、前記主メモリに対してアドレス指定さ れた前記ＣＰＵによる読み取りサイクルに関して読み取るべきデータを取り出し 、前記データが取り出されると、前記取り出したデータを前記ライトスルー・キ ャッシュメモリ及び前記ＣＰＵに戻すことを特徴とする、請求項２６に記載のキ ャッシュメモリ階層。
  28. ２８．前記ライトバック・キャッシュメモリのキャッシュサイズが、前記ライト スルー・キャッシュメモリに比べるとかなり小さいことを特徴とする請求項２７ に記載のキャッシュメモリ階層。
  29. ２９．前記ライトバック・キャッシュメモリは、キャッシュ・サイズが前記ライ トスルー・キャッシュメモリの約１／８であることを特徴とする請求項２８に記 載のキャッシュメモリ階層。
  30. ３０．前記ライトスルー・キャッシュメモリ及び前記ライトバック・キャッシュ メモリが、ｎ通りに設定された連想キャッシュメモリであることを特徴とする請 求項２７に記載のキャッシュメモリ階層。
  31. ３１．ｎが少なくとも４に等しいことを特徴とする請求項３０に記載のキャッシ ュメモリ階層。
  32. ３２．前記ライトスルー・キャッシュメモリが、複数のキャッシュラインから構 成され、前記ライトスルー・キャッシュメモリは、前記主メモリに対してアドレ ス指定された前記ＣＰＵによる書き込みサイクルが検出される時点において、前 記主メモリに対してアドレス指定された前記ＣＰｕによる書き込みサイクルの前 記宛先アドレスに、前記ライトスルー・キャッシュメモリのキャッシュラインが 割り当てられているか否かを判定し、前記ＣＰＵによる書き込みサイクルの間に 書き込むべき前記データを前記ライトスルー・キャッシュメモリの割り当てられ たキャッシュラインに記憶することによって、 前記主メモリに対してアドレス指定された前記ＣＰＵによる書き込みサイクルの 間に書き込むべき前記データの条件付き記憶を行うことを特徴とする、請求項２ ７に記載のキャッシュメモリ階層。
  33. ３３．前記ライトバック・キャッシュメモリが、複数のキャッシュラインから構 成され、 前記主メモリに対してアドレス指定された前記ＣＰＵによる書き込みサイクルが 検出される時点において、前記主メモリに対してアドレス指定された前記ＣＰｕ による書き込みサイクルの前記宛先アドレスに、前記ライトバック・キャッシュ メモリのキャッシュラインが割り当てられているか否かを判定し、前記主メモリ に対してアドレス指定された前記ＣＰＵによる書き込みサイクルが検出される時 点において、前記主メモリに対してアドレス指定された前記ＣＰｕによる書き込 みサイクルの前記宛先アドレスに、前記ライトバック・キャッシュメモリのキャ ッシュラインが割り当てられていない場合、前記主メモリに対してアドレス指定 された前記ＣＰＵによる書き込みサイクルの前記宛先アドレスについて、前記ラ イトバック・キャッシュメモリのキャッシュラインを割り当て、前記ＣＰＵによ る書き込みサイクルに関して書き込むべき前記データを前記ライトバック・キャ ッシュメモリの割り当てられたキャッシュラインに記憶することによって、 前記主メモリに対してアドレス指定された前記ＣＰＵによる書き込みサイクルに 関して書き込むべき前記データの記憶を行うことを特徴とする請求項３２に記載 のキャッシュメモリ階層。
  34. ３４．前記ライトバック・キャッシュメモリは、ライトバック・キャッシュメモ リにおける前記記憶キャッシュラインの再割り当てを行う場合、前記ライトバッ ク・キャッシュメモリの前記割り当てられたキャッシュラインに記憶されている 前記データを前記主メモリに書き込むということを特徴とする請求項３３に記載 のキャッシュメモリ階層。
  35. ３５．前記ライトバック・キャッシュメモリに、さらに、書き込みバッファが設 けられ、前記ライトバック・キャッシュメモリが、再割り当てすべき前記ライト バック・キャッシュメモリのキャッシュラインが、前記主メモリに対してアドレ ス指定された、以前に検出されているＣＰＵによる書き込みサイクルの宛先アド レスに対して既に割り当てられている場合、再割り当てされる前記ライトバック ・キャッシュメモリのキャッシュラインに既に記憶されているデータを、前記ラ イトバック・キャッシュメモリの書き込みバッファにコピーし、 前記主メモリに対してアドレス指定された、前記以前に検出されているＣＰＵに よる書き込みサイクルの前記宛先アドレスに、前記ライトバック・キャッシュメ モリの書き込みバッファにコピーされた既に記憶されていた前記データを書き込 むことによって、 前記主メモリに対してアドレス指定された前記ＣＰＵによる書き込みサイクルに 関して書き込むべき前記データを記憶することと、前記ライトバック・キャッシ ュメモリが、前記書き込むべきデータの前記記憶を実施する前に、既に記憶され ているデータの前記コピーを実施することを特徴とする、 請求項３４に記載のキャッシュメモリ階層。
  36. ３６．前記ライトスルー・キャッシュメモリは、前記主メモリに対してアドレス 指定された前記ＣＰＵによる読み取りサイクルのソース・アドレスに関して、前 記ライトスルー・キャッシュメモリにおけるキャッシュラインの割り当てを行い 、 前記罰り当てられたライトスルー・キャッシュメモリのキャッシュラインに取り 出したデータを記憶することによって、前記ライトバック・キャッシュメモリ及 び前記主メモリから取り出された前記データを記憶することを特徴とする、 請求項３３に記載のキャッシュメモリ階層。
  37. ３７．前記ライトバック・キャッシュメモリの前記キャッシュラインのサイズが 前記ライトスルー・キャッシュメモリの前記キャッシュラインに比べて少なくと も同じであり、 前記ライトスルー・キャッシュメモリの前記キャッシュラインが、バースト充填 されるということを特徴とする、 請求項３６に記載のキャッシュメモリ階層。
  38. ３８．前記コンピュータ・システムに、さらに、前記ライトスルー・キャッシュ メモリに結合された補助メモリが設けられ、前記ライトスルー・キャッシュメモ リは、さらに、前記補助メモリに対してアドレス指定された、前記ＣＰＵによっ て発生する書き込みサイクルを検出し、前記補助メモリに対してアドレス指定さ れた前記ＣＰＵによる書き込みサイクルの宛先アドレスが、その時点において、 前記ライトスルー・キャッシュメモリにキャッシュされている場合、前記補助メ モリに対してアドレス指定された前記ＣＰｕによる書き込みサイクルが検出され ると、前記補助メモリに対してアドレス指定された前記ＣＰＵによる書き込みサ イクルの間に書き込むべきデータを記憶し前記補助メモリは、前記補助メモリに 対してアドレス指定された前記ＣＰＵによる書き込みサイクルを検出し、前記補 助メモリに対してアドレス指定された前記ＣＰＵによる書き込みサイクルが検出 されると、前記補助メモリに対してアドレス指定きれた前記ＣＰＵによる書き込 みサイクルの間に書き込むべき前記データを記憶するということを特徴とする、 請求項３６に記載のキャッシュメモリ階層。
  39. ３９．前記ライトスルー・キャッシュメモリは、さらに、前記補助メモリに対し てアドレス指定された、前記ＣＰＵによって発生する読み取りサイクルを検出し 前記補助メモリに対してアドレス指定された前記ＣＰＵによる読み取りサイクル のソース・アドレスが、その時点において、前記ライトスルー・キャッシュメモ リにキャッシュされている場合、前記補助メモリに対してアドレス指定された前 記ＣＰＵによる読み取りサイクルが検出されると、前記補助メモリに対してアド レス指定された前記ＣＰＵによる読み取りサイクルの間に読み取るべきデータを 取り出し、前記データが取り出されると、前記取り出したデータを前記ＣＰＵに 戻し、 前記ライトスルー・キャッシュメモリは、さらに、読み取るべき前記データが、 前記補助メモリから取り出され、前記補助メモリに対してアドレス指定された前 記ＣＰＵによる読み取りサイクルの前記ソース・アドレスが、キャッシュ可能な 場合、前記データが取り出されると、前記読み取るべきデータを前記ライトスル ー・キャッシュメモリに記憶し、 前記補助メモリは、さらに、前記補助メモリに対してアドレス指定された前記Ｃ ＰＵによる読み取りサイクルを検出し、前記補助メモリに対してアドレス指定さ れた前記ＣＰＵによる読み取りサイクルの前記ソース・アドレスが、その時点に おいて、前記ライトスルー・キャッシュメモリにキャッシュされていない場合、 前記補助メモリに対してアドレス指定された前記ＣＰＵによる読み取りサイクル が検出されると、前記補助メモリに対してアドレス指定された前記ＣＰＵによる 読み取りサイクルの間に読み取るべき前記データを取り出し、前記データが取り 出されると、前記ライトスルー・キャッシュメモリ及び前記ＣＰＵに前記取り出 したデータを戻すことを特徴とする、請求項３８に記載のキャッシュメモリ階層 。
  40. ４０．前記ライトスルー・キャッシュメモリが、前記補助メモリに対してアドレ ス指定された前記ＣＰＵによる書き込みサイクルが、検出される時点において、 前記補助メモリに対してアドレス指定された前記ＣＰＵによる書き込みサイクル の前記宛先アドレスに、前記ライトスルー・キキャッシュモリのキャッシュライ ンが割り当てられているか否かを判定し、割り当てられた前記ライトスルー・キ ャッシュメモリのキャッシュラインに前記ＣＰＵによる書き込みサイクルの間に 書き込むべき前記データを記憶し、前記補助メモリに対してアドレス指定された 前記ＣＰＵによる書き込みサイクルの間に書き込むべき前記データを条件付きで 記憶することを特徴とする、請求項３９に記載のキャッシュメモリ階層。
  41. ４１．前記ライトスルー・キャッシュメモリが、前記補助メモリに対してアドレ ス指定された前記ＣＰＵによる読み取りサイクルのソース・アドレスが、キャッ シュ可能である場合、前記補助メモリに対してアドレス指定された前記ＣＰＵに よる読み取りサイクルの前記ソース・アドレスに関して、前記ライトスルー・キ ャッシュメモリのキャッシュラインを割り当て前記取り出したデータを前記ライ トスルー・キャッシュメモリの割り当てられたキャッシュラインに記憶すること によって、前記補助メモリに対してアドレス指定された前記ＣＰＵによる読み取 りサイクルの間に前記補助メモリから取り出された前記データを記憶することを 特徴とする、 請求項４０に記載のキャッシュメモリ階層。
  42. ４２．前記補助メモリが、読み取り専用メモリから構成され、前記読み取り専用 メモリが、前記主メモリの一部によってジツドウイングを施し、 前記ライトスルー・キャッシュメモリが、書き込み保護メモリを支援し、前記補 助メモリの前記読み取り専用メモリにシャドウイングを施す前記主メモリの一部 に対してアドレス指定された、前記ＣＰＵによる書き込みサイクルは、前記補助 メモリに対してアドレス指定されるものとみなされ、前記ライトスルー・キャッ シュメモリ及び前記補助メモリが、前記補助メモリに対してアドレス指定された ＣＰＵによる書き込みサイクルの間に書き込むべき前記データを記憶するのは、 前記補助メモリに対してアドレス指定された前記ＣＰＵによる書き込みサイクル の前記宛先アドレスが、前記補助メモリの読み取り専用メモリではない場合に限 られるということを特徴とする、請求項４１に記載のキャッシュメモリ階層。
  43. ４３．前記コンピュータ・システムが、さらに、前記ＣＰＵに加えて前記ライト バック・キャッシュメモリ及び前記補助メモリに結合された、少なくとも１つの 直接メモリ・アクセス装置を具備し、 前記ライトバック・キャッシュモリが、さらに、前記主メモリに対してアドレス 指定された前記少なくとも１つの直接メモリ・アクセス装置によって発生する書 き込みサイクルを検出し、前記主メモリに対してアドレス指定された前記直接メ モリ・アクセス装置書き込みサイクルの宛先アドレスが、その時点において、前 記ライトバック・キャッシュメモリにキャッシュされている場合、前記主メモリ に対してアドレス指定された前記直接メモリ・アクセス装置書き込みサイクルが 検出されると、前記主メモリに対してアドレス指定された前記直接メモリ・アク セス装置書き込みサイクルの間に書き込むべき前記データを記憶し、前記主メモ リに対してアドレス指定された前記直接メモリ・アクセス装置による書き込みサ イクルは、１度に１つずつ同期して発生し、前記記憶されるデータは、後続の時 点において、条件付きで前記主メモリに書き込まれ、前記主メモリが、さらに、 前記主メモリに対してアドレス指定された前記直接メモリ・アクセス装置書き込 みサイクルを検出し、前記主メモリに対してアドレス指定された前記直接メモリ ・アクセス装置による着き込みサイクルの前記宛先アドレスが、その時点におい て、前記ライトバック・キャッシュメモリにキャッシュきれていない場合、前記 主メモリに対してアドレス指定された前記直接メモリ・アクセス装置書き込みサ イクルが、検出されると、前記主メモリに対してアドレス指定された前記直接メ モリ・アクセス装置による書き込みサイクルの間に書き込むべき前記データを記 憶し、 前記ライトスルー・キャッシュメモリが、さらに、前記主メモリに対してアドレ ス指定された前記直接メモリ・アクセス装置書き込みサイクルを検出し、前記主 メモリに対してアドレス指定された前記直接メモリ・アクセス装置書込みサイク ルの前記宛先アドレスが、その時点において、ライトスルー・キャッシュメモリ にキャッシュされている場合、前記主メモリに対してアドレス指定された前記直 接メモリ・アクセス装置書き込みサイクルが、検出されると、前記主メモリに対 してアドレス指定された前記直接メモリ・アクセス装置書き込みサイクルの前記 宛先アドレスに関して、前記ライトスルー・キャッシュメモリに既に記憶されて いるデータを無効にするということを特徴とする請求項４２に記載のキャッシュ メモリ階層。
  44. ４４．前記ライトバック・キャッシュメモリが、さらに、前記主メモリに対して アドレス指定された前記少なくとも１つの直接メモリ・アクセス装置によって発 生する読み取りサイクルを検出し、前記主メモリに対してアドレス指定された前 記直接メモリ・アクセス装置読み取りサイクルの前記ソース・アドレスが、その 時点において、ライトバック・キャッシュメモリにキャッシュされている場合、 前記主メモリに対してアドレス指定された前記直接メモリ・アクセス装置読み取 りサイクルが、検出されると、前記主メモリに対してアドレス指定きれた前記直 接メモリ・アクセス装置読み取りサイクルに関して読み取るべきデータを取り出 し、前記データが取り出されると、前記少なくとも１つの直接メモリ・アクセス 装置に前記取り出したデータを戻し、前記主メモリに対してアドレス指定された 前記直接メモリ・アクセス装置読み取りサイクルが、１度に１つずつ、同期して 発生し、 前記主メモリが、さらに、前記主メモリに対してアドレス指定された前記少なく とも１つの直接メモリ・アクセス装置によって発生する読み取りサイクルを検出 し、前記主メモリに対してアドレス指定された前記直接メモリ・アクセス装置読 み取りサイクルの前記ソース・アドレスが、その時点において、ライトバックキ ャッシュメモリにキャッシュされていない場合、前記主メモリに対してアドレス 指定された前記直接メモリ・アクセス装置読み取りサイクルが検出されると前記 主メモリに対してアドレス指定された前記直接メモリ・アクセス装置読み取りサ イクルの間に読み取るべきデータを取り出し、前記データが取り出されると、前 記少なくとも１つの直接メモリ・アクセス装置に前記取り出したデータを戻すこ とを特徴とする、 請求項４３に記載のキャッシュメモリ階層。
  45. ４５．前記ライトバック・キャッシュメモリが、前記主メモリに対してアドレス 指定された前記直接メモリ・アクセス装置書き込みサイクルが、検出される時点 において、前記主メモリに対してアドレス指定された前記直接メモリ・アクセス 装置書き込みサイクルの前記宛先アドレスに、前記ライトバック・キャッシュメ モリのキャッシュラインが割り当てられているか否かを判定し、前記主メモリに 対してアドレス指定された前記直接メモリ・アクセス装置書き込みサイクルが検 出される時点において、前記主メモリに対してアドレス指定きれた前記直接メモ リ・アクセス装置書き込みサイクルの前記宛先アドレスに、前記ライトバック・ キャッシュメモリのキャッシュラインが割り当てられている場合、前記直接メモ リ・アクセス装置書き込みサイクルの間に書き込むべき前記データを記憶するこ とによって、前記主メモリに対してアドレス指定された前記直接メモリ・アクセ ス装置書き込みサイクルの間に書き込むべき前記データの条件付き記憶を行い、 前記主メモリが、前記主メモリに対してアドレス指定された前記直接メモリ・ア クセス装置書き込みサイクルが検出される時点において、前記主メモリに対して アドレス指定された前記直接メモリ・アクセス装置書き込みサイクルの前記宛先 アドレスに、前記ライトバック・キャッシュメモリのキャッシュラインが割り当 てられていない場合、前記主メモリに対してアドレス指定された前記直接メモリ ・アクセス装置書き込みサイクルの前記宛先アドレスに、前記直接メモリ・アク セス装置による書き込みサイクルの間に書き込むべき前記データを記憶すること によって、前記主メモリに対してアドレス指定された前記直接メモリ・アクセス 装置書き込みサイクルの間に書き込むべき前記データの条件付き記憶を行うこと を特徴とする請求項４４に記載のキャッシュメモリ階層。
  46. ４６．前記ライトスルー・キャッシュメモリが、前記主メモリに対してアドレス 指定された前記直接メモリ・アクセス装置書き込みサイクルが検出される時点に おいて、前記主メモリに対してアドレス指定された前記直接メモリ・アクセス装 置による書き込みサイクルの前記宛先アドレスに、前記ライトスルー・キャッシ ュメモリのキャッシュラインが割り当てられているか否かを判定し、 前記主メモリに対してアドレス指定された前記直接メモリ・アクセス装置による 書き込みサイクルが検出される時点において、前記主メモリに対してアドレス指 定された前記直接メモリ・アクセス装置書き込みサイクルの前記宛先アドレスに 、前記ライトスルー・キャッシュメモリのキャッシュラインが割り当てられてい る場合、前記ライトスルー・キャッシュメモリの割り当てられたキャッシュライ ンに既に記憶されているデータを無効にすることによって、前記ライトスルー・ キャッシュメモリのキャッシュラインに既に記憶されているデータを条件付きで 無効にすることを特徴とする請求項４５に記載のキャッシュメモリ・階層。
  47. ４７．前記コンピュータ・システムに、さらに、前記ライトスルー・キャッシュ メモリに結合された補助メモリが設けられ、前記補助メモリが、前記補助メモリ に対してアドレス指定された前記少なくとも１つの直接メモリ・アクセス装置に よって発生する書き込みサイクルを検出し前記補助メモリに対してアドレス指定 された前記書き込みサイクルの間に書き込むべき前記データを記憶し、 前記ライトバック・キャッシュメモリが、さらに、前記補助メモリに対してアド レス指定された前記直接メモリ・アクセス装置書き込みサイクルが、検出される 時点において、前記補助メモリに対してアドレス指定された前記直接メモリ・ア クセス装置書き込みサイクルの前記宛先アドレスが、前記ライトスルー・キャッ シュメモリにキャッシュされている場合、前記補助メモリに対してアドレス指定 された前記直接メモリ・アクセス装置書き込みサイクルの前記宛先アドレスに関 して、既に記憶されているデータを無効にすることを特徴とする、請求項４４に 記載のキャッシュメモリ階層。
  48. ４８．前記補助メモリが、さらに、前記補助メモリに対してアドレス指定された 前記少なくとも１つの直接メモリ・アクセス装置によって発生する読み取りサイ クルを検出し、前記補助メモリに対してアドレス指定された前記直接メモリ・ア クセス装置読み取りサイクルが検出されると、前記補助メモリに対してアドレス 指定された前記直接メモリ・アクセス装置読み取りサイクルの間に読み取るべき データを取り出し、前記データが取り出されると、前記少なくとも１つの直接メ モリ・アクセス装置に前記取り出したデータを戻すことを特徴とする請求項４７ に記載のキャッシュメモリ階層。
  49. ４９．前記ライトスルー・キャッシュメモリが、前記補助メモリに対してアドレ ス指定された前記直接メモリ・アクセス装置書き込みサイクルが検出される時点 において、前記補助メモリに対してアドレス指定された前記直接メモリ・アクセ ス装置書き込みサイクルの前記宛先アドレスに前記ライトスルー・キャッシュメ モリのキャッシュラインが割り当てられているか否かを判定し、 前記補助メモリに対してアドレス指定された前記直接メモリ・アクセス装置書き 込みサイクルが検出される時点において、前記補助メモリに対してアドレス指定 された前記直接メモリ・アクセス装置書き込みサイクルの前記宛先アドレスに、 前記ライトスルー・キャッシュメモリのキャッシュラインが割り当てられる場合 、前記ライトスルー・キャッシュメモリの割り当てられたキャッシュラインに既 に記憶されているデータを無効にすることによって、既に記憶されているデータ を条件付きで無効にすることを特徴とする請求項４８に記載のキャッシュメモリ 階層。
  50. ５０．前記補助メモリが、読み取り専用メモリから構成され、前記読み取り専用 メモリが、前記主メモリの一部によってシャドウイングが施され、 前記補助メモリの前記読み取り専用メモリにシャドウイングを施す前記主メモリ の前記一部に対してアドレス指定された、前記直接メモリ・アクセス装置による 書き込み及び読み取りサイクルが、前記補助メモリに対してアドレス指定される ものとみなされ、 前記補助メモリ及び前記ライトスルー・キャッシュメモリが、前記補助メモリに 対してアドレス指定された前記直接メモリ・アクャス装置書き込みサイクルの間 、書き込むべき前記データを記憶するのは、前記補助メモリにアドレス指定する 前記直接メモリ・アクセス装置書き込みサイクルの前記宛先アドレスが、前記補 助メモリの読み取り専用メモリでない場合に限られることを特徴とする、請求項 ４８に記載のキャッシュメモリ階層。
  51. ５１．中央演算処理装置（ＣＰＵ）と、主メモリと、 複雑さ及び性能コストの増大を最小限に抑えて、前記主メモリに対するアクセス を減少させることによって、前記コンピュータ・システムの電力消費を減らす前 記ＣＰＵ及び前記主メモリに結合されたキャッシュメモリ階層から構成されるコ ンピュータ・システム。
  52. ５２．前記コンピュータ・システムに、さらに、前記キャッシュメモリ階層に対 して結合された補助メモリが設けられていることを特徴とする請求項５１に記載 のコンピュータ・システム。
  53. ５３．前記コンピュータ・システムに、さらに、前記ＣＰＵに加えて、前記キャ ッシュメモリ階層及び前記補助メモリに結合された、少なくとも１つの直接メモ リ・アクセス装置が設けられていることを特徴とする請求項５２に記載のコンピ ュータ・システム。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05324468A (ja) * 1992-05-21 1993-12-07 Fujitsu Ltd 階層化キャッシュメモリ
JPH0797352B2 (ja) * 1992-07-02 1995-10-18 インターナショナル・ビジネス・マシーンズ・コーポレイション コンピュータ・システム及び入出力コントローラ
JPH06110781A (ja) * 1992-09-30 1994-04-22 Nec Corp キャッシュメモリ装置
US5689679A (en) * 1993-04-28 1997-11-18 Digital Equipment Corporation Memory system and method for selective multi-level caching using a cache level code
US5636365A (en) * 1993-10-05 1997-06-03 Nec Corporation Hierarchical buffer memories for selectively controlling data coherence including coherence control request means
JP3200757B2 (ja) * 1993-10-22 2001-08-20 株式会社日立製作所 並列計算機の記憶制御方法および並列計算機
EP0661638A1 (en) * 1993-12-28 1995-07-05 International Business Machines Corporation Method and apparatus for transferring data in a computer
US5717894A (en) * 1994-03-07 1998-02-10 Dell Usa, L.P. Method and apparatus for reducing write cycle wait states in a non-zero wait state cache system
US5561779A (en) * 1994-05-04 1996-10-01 Compaq Computer Corporation Processor board having a second level writeback cache system and a third level writethrough cache system which stores exclusive state information for use in a multiprocessor computer system
EP0683457A1 (en) * 1994-05-20 1995-11-22 Advanced Micro Devices, Inc. A computer system including a snoop control circuit
US5692152A (en) * 1994-06-29 1997-11-25 Exponential Technology, Inc. Master-slave cache system with de-coupled data and tag pipelines and loop-back
US5784590A (en) * 1994-06-29 1998-07-21 Exponential Technology, Inc. Slave cache having sub-line valid bits updated by a master cache
US5671231A (en) * 1994-07-07 1997-09-23 Dell Usa, L.P. Method and apparatus for performing cache snoop testing on a cache system
US5530932A (en) * 1994-12-23 1996-06-25 Intel Corporation Cache coherent multiprocessing computer system with reduced power operating features
US5630094A (en) * 1995-01-20 1997-05-13 Intel Corporation Integrated bus bridge and memory controller that enables data streaming to a shared memory of a computer system using snoop ahead transactions
US5761722A (en) * 1995-01-30 1998-06-02 Sun Microsystems, Inc. Method and apparatus for solving the stale data problem occurring in data access performed with data caches
US5893921A (en) * 1995-02-10 1999-04-13 International Business Machines Corporation Method for maintaining memory coherency in a computer system having a cache utilizing snoop address injection during a read transaction by a dual memory bus controller
US5737748A (en) * 1995-03-15 1998-04-07 Texas Instruments Incorporated Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory
US5761709A (en) * 1995-06-05 1998-06-02 Advanced Micro Devices, Inc. Write cache for servicing write requests within a predetermined address range
US5652859A (en) * 1995-08-17 1997-07-29 Institute For The Development Of Emerging Architectures, L.L.C. Method and apparatus for handling snoops in multiprocessor caches having internal buffer queues
US5794243A (en) * 1995-12-11 1998-08-11 International Business Machines Corporation Method and apparatus for executing a binary search in a data cache
US5778431A (en) * 1995-12-19 1998-07-07 Advanced Micro Devices, Inc. System and apparatus for partially flushing cache memory
US5875462A (en) * 1995-12-28 1999-02-23 Unisys Corporation Multi-processor data processing system with multiple second level caches mapable to all of addressable memory
JP3618442B2 (ja) * 1996-02-08 2005-02-09 株式会社東芝 マイクロプロセッサのパワーエスティメータ装置
US5920891A (en) * 1996-05-20 1999-07-06 Advanced Micro Devices, Inc. Architecture and method for controlling a cache memory
US5875469A (en) * 1996-08-26 1999-02-23 International Business Machines Corporation Apparatus and method of snooping processors and look-aside caches
US5946710A (en) * 1996-11-14 1999-08-31 Unisys Corporation Selectable two-way, four-way double cache interleave scheme
US5875201A (en) * 1996-12-30 1999-02-23 Unisys Corporation Second level cache having instruction cache parity error control
US5960455A (en) * 1996-12-30 1999-09-28 Unisys Corporation Scalable cross bar type storage controller
US6122711A (en) 1997-01-07 2000-09-19 Unisys Corporation Method of and apparatus for store-in second level cache flush
US5860093A (en) * 1997-01-21 1999-01-12 Unisys Corporation Reduced instruction processor/storage controller interface
US5960457A (en) * 1997-05-01 1999-09-28 Advanced Micro Devices, Inc. Cache coherency test system and methodology for testing cache operation in the presence of an external snoop
US5923898A (en) * 1997-05-14 1999-07-13 International Business Machines Corporation System for executing I/O request when an I/O request queue entry matches a snoop table entry or executing snoop when not matched
US6003106A (en) * 1998-05-27 1999-12-14 International Business Machines Corporation DMA cache control logic
US6094605A (en) * 1998-07-06 2000-07-25 Storage Technology Corporation Virtual automated cartridge system
CN1153153C (zh) * 1999-02-22 2004-06-09 因芬尼昂技术股份公司 帮助直接存储器访问的方法和装置
US6564305B1 (en) * 2000-09-20 2003-05-13 Hewlett-Packard Development Company Lp Compressing memory management in a device
US6629211B2 (en) 2001-04-20 2003-09-30 International Business Machines Corporation Method and system for improving raid controller performance through adaptive write back/write through caching
EP1304620A1 (en) * 2001-10-17 2003-04-23 Texas Instruments Incorporated Cache with selective write allocation
AU2002953500A0 (en) * 2002-12-20 2003-01-09 Redbank Manor Pty Ltd A system and method of requesting, viewing and acting on search results in a time-saving manner
US7519775B2 (en) * 2006-02-23 2009-04-14 Sun Microsystems, Inc. Enforcing memory-reference ordering requirements at the L2 cache level
US9047197B2 (en) * 2007-10-23 2015-06-02 Oracle America, Inc. Non-coherent store instruction for fast inter-strand data communication for processors with write-through L1 caches
US8327121B2 (en) * 2008-08-20 2012-12-04 Mips Technologies, Inc. Data cache receive flop bypass
US8392651B2 (en) * 2008-08-20 2013-03-05 Mips Technologies, Inc. Data cache way prediction
US8352683B2 (en) * 2010-06-24 2013-01-08 Intel Corporation Method and system to reduce the power consumption of a memory device
US8935484B2 (en) * 2011-03-31 2015-01-13 Hewlett-Packard Development Company, L.P. Write-absorbing buffer for non-volatile memory
TWI454922B (zh) * 2011-12-19 2014-10-01 Phison Electronics Corp 記憶體儲存裝置及其記憶體控制器與資料寫入方法
CN103186470B (zh) * 2011-12-30 2016-04-20 群联电子股份有限公司 存储器储存装置及其存储器控制器与数据写入方法
KR102911989B1 (ko) 2019-11-28 2026-01-12 삼성전자 주식회사 메모리에 데이터를 기입하기 위한 장치 및 방법
US20230214323A1 (en) * 2021-12-30 2023-07-06 Micron Technology, Inc. Selectable cache writing policies for cache management

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4916605A (en) * 1984-03-27 1990-04-10 International Business Machines Corporation Fast write operations
US4933835A (en) * 1985-02-22 1990-06-12 Intergraph Corporation Apparatus for maintaining consistency of a cache memory with a primary memory
US5091846A (en) * 1986-10-03 1992-02-25 Intergraph Corporation Cache providing caching/non-caching write-through and copyback modes for virtual addresses and including bus snooping to maintain coherency
US5185878A (en) * 1988-01-20 1993-02-09 Advanced Micro Device, Inc. Programmable cache memory as well as system incorporating same and method of operating programmable cache memory
JPH02253356A (ja) * 1989-03-28 1990-10-12 Toshiba Corp 階層キャッシュメモリ装置とその制御方式
US5155824A (en) * 1989-05-15 1992-10-13 Motorola, Inc. System for transferring selected data words between main memory and cache with multiple data words and multiple dirty bits for each address
US5253353A (en) * 1990-01-02 1993-10-12 Digital Equipment Corporation System and method for efficiently supporting access to I/O devices through large direct-mapped data caches
US5261066A (en) * 1990-03-27 1993-11-09 Digital Equipment Corporation Data processing system and method with small fully-associative cache and prefetch buffers
US5247642A (en) * 1990-12-05 1993-09-21 Ast Research, Inc. Apparatus for determining cacheability of a memory address to provide zero wait state operation in a computer system
US5191649A (en) * 1990-12-21 1993-03-02 Intel Corporation Multiprocessor computer system with data bus and ordered and out-of-order split data transactions
US5276836A (en) * 1991-01-10 1994-01-04 Hitachi, Ltd. Data processing device with common memory connecting mechanism

Also Published As

Publication number Publication date
US5359723A (en) 1994-10-25
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TW225592B (ja) 1994-06-21

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