JPH07502876A - Ｍｏｓｆｅｔパワートランジスタの保護回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＭＯ５ＦＥＴパワートランジスタの保護回路装置本発明は、請求項１の上位概念 に記載の可変人力インピーダンスを有するＭＯ５ＦＥＴパワートランジスタの保 護回路に関する。

たとえばこのようなトランジスタを短絡から保護するための、ＭＯ５ＦＥＴパワ ートランジスタ用保護回路はすでに公知である。保護回路を駆動回路から切り離 すためには、ゲート前置抵抗が必要である。しかし短いスイッチング時間を実現 しようとするならば、ゲート前置抵抗を低い抵抗値にしなければならない点で不 利であり、つまり入力電流は著しく大きくなる。障害時にスタティックな入力電 流を低減すべき場合、このことは高い抵抗値を有する抵抗によってしか達成でき ない。

したがって本発明の課題は、制御回路の可変人力インピーダンスにより電圧勾配 を高め、つまり遅延時間ひいてはスイッチング時間を著しく短くするようにした 。ＭＯ３ＦＥＴパワートランジスタ用保護回路を提供することにある。

本発明によればこの課題は、請求項１の特徴部分に記載の構成により解決される 。

有利にはこの回路により、スイッチングの電力損失を低減することができ、かつ 最大可能なスイッチング周波数を達成できる。しかも、駆動回路へのいっそう僅 かな要求度を以て同等のスイッチング特性が得られる。

次に、添付の図面に基づき本発明の詳細な説明する。

第１図は、保護回路を備えたＭＯ３ＦＥＴパワートランジスタを示す図である。

第２図は、別の保護回路を備えたＭＯ３ＦＥＴパワートランジスタを示す図であ る。

第３図は、さらに別の保護回路を備えたＭＯ３ＦＥＴパワートランジスタを示す 図である。

第４図は、さらに別の保護回路のブロック図である。

第１図に示されている回路図の場合、互いに並列に接続された複数個のトランジ スタから成るＭＯ５ＦＥＴバフ−トランジスタが参照符号Ｔ１で示されており、 そのソース端子が参照符号Ｓで、さらにそのドレイン端子が参照符号りで示され ている。ＭＯ３ＦＥＴパワートランジスタＴ１の入力端子Ｇは、第１のオーム抵 抗Ｒ１を介してその多結晶シリコンゲートと接続されている。

第１のＭＯ３ＦＥＴＯ３ＦＥＴ補助トランジスタム２−ス電極でＭＯ３ＦＥＴパ ワートランジスタＴ１のソース電極と接続されている。ＭＯ５ＦＥＴＯ５ＦＥＴ 補助トランジスタイ２電極は、ＭＯ３ＦＥＴパワートランジスタＴ１の多結晶シ リコンゲートと接続されている。ＭＯ３ＦＥＴＯ３ＦＥＴ補助トランジスタム２ リコンゲートは、一方では第２のオーム抵抗Ｒ２１を介して入力端子Ｇと接続さ れており、他方では第３のオーム抵抗Ｒ２２と保護ダイオードＤ１とから成る直 列接続回路を介してＭＯ５ＦＥＴパワートランジスタＴ１のドレイン端子りと接 続されている。さらに、ＭＯ３ＦＥＴＯ３ＦＥＴ補助トランジスタム２リコンゲ ートはコンデンサｃ１の一方の電極と接続されており、このコンデンサの他方の 電極は、ＭＯ３ＦＥＴＯ３ＦＥＴ補助トランジスタム２極と接続されている。

ダイオードとして接続されている第２のＭＯ３ＦＥＴＯ３ＦＥＴ補助トランジス タイ３ク電極で、ＭＯ３ＦＥＴバフ−トランジスタＴ１のソース電極と接続され ている。ＭＯ５ＦＥＴ補助トランジスタＴ３のンー２ｔｍは、第３のＭＯ３ＦＥ Ｔ補助トランジヌタＴ４のゲート電極およびＭＯ５ＦＥＴパワートランジスタＴ １の多結晶シリコンゲートと接続されている。ＭＯ３ＦＥＴＯ３ＦＥＴ補助トラ ンジスタイ３電極は、ＭＯ３ＦＥＴパワートランジスタＴ１の入力端子Ｇと接続 されている。第２のＭＯ３ＦＥＴＯ３ＦＥＴ補助トランジスタイ３極は、一方で はＭＯ３ＦＥＴＯ３ＦＥＴ補助トランジスタイ３電極と接続されており、他方で は第３のＭＯ５ＦＥＴＯ５ＦＥＴ補助トランジスタグ４極と接続されている。Ｍ Ｏ３ＦＥＴＯ３ＦＥＴ補助トランジスタイ４電極は、ＭＯ３ＦＥＴパワートラン ジスタＴ１の多結晶シリコンゲートと接続されている。ＭＯ５ＦＥＴＯ５ＦＥＴ 補助トランジスタグ４極は、ＭＯ５ＦＥＴパワートランジスタＴ１のソース電極 と接続されている。

次に、第１図による回路装置の動作について説明する。

遮断状篩の場合、ゲートＧとソースＳとの間では電圧ＵＧＳ＝ＯＶである。ドレ インＤとソースＳとの間には動作電圧が加わっている。ダイオードＤ１は逆方向 に極性づけられているので、補助トランジスタＴ２のゲートとコンデンサＣ１は 放電される。このため補助トランジスタＴ２．Ｔ３．Ｔ４のゲート−ソース電圧 も同様にＵＧＳ　２＝ＵＧＳ　３冨ＵＧＳ４＝ＯＶである。

装置が投入接続されると、つまりＵＧＳが典型的には＋５Ｖまで高められると、 抵抗Ｒ１を介してパワートランジスタＴ１の入力キャパシタンスが充電され、パ ワートランジスタＴ１のゲート−ソース電圧ＵＧＳ】が上昇する。抵抗Ｒ１にお ける電圧降下ＵＲＬが補助トランジスタＴ３の閾値電圧を上回ると、このトラン ジスタは導通状態になり、つまり投入時相の開始時点では、実効入力抵抗は抵抗 Ｒ１と補助トランジスタＴ３の並列接続回路に相応する。パワートランジスタＴ １のゲート−ソース電圧ＵＧＳＩが上昇するにつれて、抵抗Ｒ１における電圧降 下ＵＲＩは減少する。電圧ＵＲＩが補助トランジスタＴ３の閾値電圧を下回ると 、このトランジスタは阻止状態へ移行し、この場合、実効入力抵抗は抵抗Ｒ１で ある。

投入接続状態の場合、電圧ＵＧＳとＵＧＳＩは等しい大きさであり、つまり抵抗 Ｒ１において電圧降下は生ぜず、補助トランジスタＴ３およびＴ４は非作動状態 である。

ＵＧＳ＝ＯＶによりこの装置が遮断されると、パワートランジスタＴ１の入力キ ャパシタンスは抵抗Ｒ１を介して放電される。Ｒ１における電圧降下が補助トラ ンジスタＴ４の閾値電圧よりも大きいかぎり、補助トランジスタＴ４は投入接続 され、実効入力抵抗は低減される。

保護回路が起動されると、つまり補助トランジスタＴ２が投入接続されると、パ ワートランジスタＴ１の入力キャパシタンスは補助トランジスタＴ２を介して放 電される。この状態が安定しているのは、ゲート−ソース電圧ＵＧＳが補助トラ ンジスタＴ２の閾値電圧と少なくとも等しく、しかもパワートランジスタＴ１の ゲート−ソース電圧ＵＧＳＩがＴ１の閾値電圧よりも小さいときだけである。

補助トランジスタＴ２が投入接続されていると、つまり保護回路が起動されてい ると、スタティックな入力電流Ｉ　Ｇ＝　（ＵＧＳ−ＵＧＳ　１）／Ｒ１が流れ る。

コンデンサＣ１の充／放電過程に対して減結合（デカップリング〉を行うべき場 合には、第２図のように第４のＭＯ５ＦＥＴＯ５ＦＥＴ補助トランジスタイ５る 。

ＭＯ５ＦＥＴＯ５ＦＥＴ補助トランジスタイ５電極は、一方ではオーム抵抗Ｒ２ １を介して入力端子Ｇと接続されており、他方ではオーム抵抗Ｒ２２と保護ダイ オードＤ１とから成る直列接続回路を介してＭＯ５ＦＥＴパワートランジスタＴ １のドレイン端子りと接続されている。さらに、ＭＯ５ＦＥＴＯ５ＦＥＴ補助ト ランジスタイ５電極は、このトランジスタのゲート電極と接続されている。ＭＯ ５ＦＥＴＯ５ＦＥＴ補助トランジスタイ５極は、ＭＯ３ＦＥＴパワートランジス タＴ１の入力端子Ｇと接続されている。ＭＯ３ＦＥＴ補助）・ランジスタＴ５の バルク電極は、ＭＯ５ＦＥＴパワートランジスタのソース端子Ｓと接続されてい る。

この装置の場合、パワートランジスタＴ１が投入接続されると、抵抗Ｒ２１を介 してコンデンサＣ１の充電過程が行われる。パワートランジスタＴ１が遮断され ると、抵抗Ｒ２１における電圧降下が補助トランジスタＴ５の閾値電圧よりも大 きいかぎり、コンデンサＣ１の放電過程が加速される。

このようにして、許容オン／オフ比範囲の拡大が可能である。所望のスイッチン グ特性に応じて、ＭＯ５ＦＥＴ補助トランジスタＴ３．Ｔ４．Ｔ５を個別に、あ るいは組み合わせて使用することができる。

ＭＯ５ＦＥＴ補助トランジスタＴ３．Ｔ４．Ｔ５は、オーム抵抗とダイオードか ら成る直列接続回路と同じ機能を有するので、第３図のようにして保護回路を構 成することもできる。この場合、オーム抵抗Ｒ２とダイオードＤ２との直列接続 回路ないしはオーム抵抗Ｒ３とダイオードＤ３との直列接続回路から成る並列接 続回路が、ＭＯ５ＦＥＴパワートランジスタＴ１の多結晶シリコンゲートと入力 端子Ｇとの間に設けられている。その際、ダイオードＤ２は順方向に接続されて おり、ダイオードＤ３は逆方向に接続されている。

オーム抵抗Ｒ４とダイオードＤ４との直列接続回路ないしはオーム抵抗Ｒ５とダ イオードＤとの直列接続回路から成る別の並列接続回路が、オーム抵抗Ｒ２２と ダイオードＤ１から成る直列接続回路と入力端子Ｇとの間に配置されている。そ の際、ダイオ−ＩＤ４は順方向に接続されており、ダイオードＤ５は逆方向に接 続されている。

抵抗／ダイオードの組み合わせ体Ｒ２／Ｄ２；Ｒ３／Ｄ３　；　Ｒ４／Ｄ４およ びＲ５／Ｄ５による直列接続回路を選択的に、すべて設けることもできるしある いは部分的に設けることもできる。

実例として挙げたこれらの説明は、短絡時の保護回路に関するものであった。

第４図にブロック回路図で示されているように、ＭＯ５ＦＥＴ補助トランジスタ Ｔ３およびＴ４（ここでは参照符号１０で示されている）を用いた入力インピー ダンスのグイナミソクな低減を、ＭＯ３ＦＥＴパワートランジスタＴ１用の別の 保護回路と組み合わせて使用することもできる。つまりたとえば過熱保護回路１ ２、過電流保護回路１４または過電圧保護回路１６を構成できるし、ないしはこ れらを組み合わせた回路を構成できる。

本発明は、上述の実施例に限定されるものではない。

つまりたとえば通常のＰＯＷＥＲ−ＭＯ５ＦＥＴパワートランジスタの代わりに 、５ｅｎｓｅ−ＦＥＴパワートランジスタを使用可能である。

しかもこの装置は、ローサイドスイッチにもハイサイトスイッチにも使用できる 。

回路装置全体は、ウェハ状の単結晶半導体基体にモノリシックに集積されており 、この半導体基体は第１および第２の主表面を有しシリコンから成り、そこには 種々異なる回路素子ないし保護素子が拡散により組み込まれている。

フロントページの続き （７２）発明者　エルテル、　ダグマードイツ連邦共和国　７０５９７　シュツ ットガルト　ヨハネスークレーマ一一シュトラーセ７０

Claims (7)

【特許請求の範囲】
1. １．互いに並列に接続された複数個の部分トランジスタとソース端子（Ｓ）とド レイン端子（Ｄ）とを備えたＭＯＳＦＥＴパワートランジスタ（Ｔ１）の保護回 路装置であって、 前記ＭＯＳＦＥＴパワートランジスタ（Ｔ１）の入力端子（Ｇ）は、第１のオー ム抵抗（Ｒ１）を介して該パワートランジスタの多結晶シリコンゲートと接続さ れており、 第１のＭＯＳＦＥＴ補助トランジスタ（Ｔ２）がそのソース電極で前記ＭＯＳＦ ＥＴパワートランジスタ（Ｔ１）のソース電極と接続されており、該第１のＭＯ ＳＦＥＴ補助トランジスタ（Ｔ２）はそのドレイン電極で前記ＭＯＳＦＥＴパワ ートランジスタ（Ｔ１）の多結晶シリコンゲートと接続されており、 前記第１のＭＯＳＦＥＴ補助トランジスタ（Ｔ２）の多結晶シリコンゲートは、 一方では第２のオーム抵抗（Ｒ２１）を介して前記入力端子（Ｇ）と接続されて おり、他方では第３の抵抗（Ｒ２２）と保護ダイオード（Ｄ１）とから成る直列 接続回路を介してＭＯＳＦＥＴパワートランジスタ（Ｔ１）のドレイン端子（Ｄ ）と接続されており、 前記第１のＭＯＳＦＥＴ補助トランジスタ（Ｔ２）の多結晶シリコンゲートはコ ンデンサ（Ｃ１）の一方の電極と接続されており、該コンデンサの他方の電極は 前記ＭＯＳＦＥＴ補助トランジスタ（Ｔ２）のソース電極と接続されている形式 の、ＭＯＳＦＥＴパワートランジスタの保護回路装置において、 第２のＭＯＳＦＥＴ補助トランジスタ（Ｔ３）がそのバルク電極で前記ＭＯＳＦ ＥＴパワートランジスタ（Ｔ１）のソース電極と接続されており、前記第２のＭ ＯＳＦＥＴ補助トランジスタ（Ｔ３）のソース電極は、第３のＭＯＳＦＥＴ補助 トランジスタ（Ｔ４）のゲート電極および前記ＭＯＳＦＥＴパワートランジスタ （Ｔ１）の多結晶シリコンゲートと接続されており、 前記第２のＭＯＳＦＥＴ補助トランジスタ（Ｔ３）のドレイン電極は、前記ＭＯ ＳＦＥＴパワートランジスタ（Ｔ１）の入力端子（Ｇ）と接続されており、前記 第２のＭＯＳＦＥＴ補助トランジスタ（Ｔ３）のゲート電極は、一方では該第２ のＭＯＳＦＥＴ補助トランジスタ（Ｔ３）のドレイン電極と接続されており、他 方では前記第３のＭＯＳＦＥＴ補助トランジスタ（Ｔ４）のソース電極と接続さ れており、前記第３のＭＯＳＦＥＴ補助トランジスタ（Ｔ４）のドレイン電極は 、ＭＯＳＦＥＴパワートランジスタ（Ｔ１）の多結晶シリコンゲートと接続され ており、 前記第３のＭＯＳＦＥＴ補助トランジスタ（Ｔ４）のバルク電極は、前記ＭＯＳ ＦＥＴパワートランジスタ（Ｔ１）のソース電極と接続されていることを特徴と する、 ＭＯＳＦＥＴパワートランジスタの保護回路装置。
2. ２．第４のＭＯＳＦＥＴ補助トランジスタ（Ｔ５）のドレイン電極およびゲート 電極が、一方ではオーム抵抗（Ｒ２１）を介して入力端子（Ｇ）と接続されてお り、他方ではオーム抵抗（Ｒ２２）の直列接続回路を介して保護ダイオード（Ｄ １）ならびにＭＯＳＦＥＴパワートランジスタ（Ｔ１）のドレイン端子（Ｄ）と 接続されており、該ＭＯＳＦＥＴ補助トランジスタ（Ｔ５）のソース電極は入力 端子（Ｇ）と接続されており、該ＭＯＳＦＥＴ補助トランジスタ（Ｔ５）のバル ク電極は前記パワートランジスタ（Ｔ１）のソース端子（Ｓ）と接続されている 、請求項１記載の装置。
3. ３．前記ＭＯＳＦＥＴ補助トランジスタ（Ｔ３，Ｔ４，Ｔ５）は自由に選択可能 な任意の組み合わせで配置されている、請求項１または２記載の装置。
4. ４．前記ＭＯＳＦＥＴパワートランジスタ（Ｔ１）の多結晶シリコンゲートと入 力端子（Ｇ）との間に、オーム抵抗（Ｒ２）とダイオード（Ｄ２）から成る直列 接続回路ないしはオーム抵抗（Ｒ３）とダイオード（Ｄ３）から成る直列接続回 路による並列接続回路が配置されている、請求項１記載の装置。
5. ５．前記ＭＯＳＦＥＴパワートランジスタ（Ｔ１）の入力端子（Ｇ）と、抵抗（ Ｒ２２）およびダイオード（Ｄ１）の直列接続回路との間に、オーム抵抗（Ｒ４ ）とダイオード（Ｄ４）から成る直列接続回路ないしはオーム抵抗（Ｒ５）とダ イオード（Ｄ５）から成る直列接続回路による並列接続回路が配置されている、 請求項１または４記載の装置。
6. ６．当該回路装置は、短絡保護回路および／または過熱保護回路（１２）および ／または過電流保該回路および／または過電正保護回路（１６）として使用され る、請求項１〜５のいずれか１項記載の装置。
7. ７．当該回路装置全体は、シリコンから成るウエハ状の単結晶半導体基体にモノ リシックに集積されており、該半導体基体は第１および第２の主表面を有し種々 異なる回路素子ないし保護素子が拡散により組み込まれている、請求項１〜６の いずれか１項記載の装置。