JPH10257671A - 電子回路装置 - Google Patents
電子回路装置Info
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- JPH10257671A JPH10257671A JP6152497A JP6152497A JPH10257671A JP H10257671 A JPH10257671 A JP H10257671A JP 6152497 A JP6152497 A JP 6152497A JP 6152497 A JP6152497 A JP 6152497A JP H10257671 A JPH10257671 A JP H10257671A
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- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 低消費電力化を実現することが困難であっ
た。 【解決手段】 端子間に所定の電源電圧が印加される第
１の端子および第２の端子と、前記第１の端子と前記第
２の端子との間に直列に接続された複数の電子回路と、
所定のしきい値電圧を越える電圧が印加されるとオン
し、しきい値電圧の合計が電源電圧よりも高く設定さ
れ、第１の端子と第２の端子との間に直列に順方向に接
続された複数の半導体素子とを有し、複数の電子回路の
直列接続の各々の接続点は複数の電子回路の各々に複数
の半導体素子のうち少なくとも１つが並列に接続される
ように複数の半導体素子の直列接続の接続点のうちのい
ずれかに接続されるものである。
た。 【解決手段】 端子間に所定の電源電圧が印加される第
１の端子および第２の端子と、前記第１の端子と前記第
２の端子との間に直列に接続された複数の電子回路と、
所定のしきい値電圧を越える電圧が印加されるとオン
し、しきい値電圧の合計が電源電圧よりも高く設定さ
れ、第１の端子と第２の端子との間に直列に順方向に接
続された複数の半導体素子とを有し、複数の電子回路の
直列接続の各々の接続点は複数の電子回路の各々に複数
の半導体素子のうち少なくとも１つが並列に接続される
ように複数の半導体素子の直列接続の接続点のうちのい
ずれかに接続されるものである。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば半導体集
積回路のような電子回路装置の電流値の低減および低消
費電力化に関する。
積回路のような電子回路装置の電流値の低減および低消
費電力化に関する。
【０００２】
【従来の技術】近年、携帯機器の発展により、ＬＳＩ等
の半導体集積回路には電池を長持ちさせるために低消費
電力化が求められている。低消費電力化を実現するため
の有効な手段としては動作電圧を下げることが挙げられ
る。消費電力は電圧と電流の積で与えられるので動作電
圧を低下させることによって電圧と電流の両方を低減す
ることができ、一般に低消費電力化に対して２乗の効果
があると言われている。また、電流値が低減されると電
源配線が容易になり製造コストも低減される。しかし半
導体集積回路を用いたシステム全体の電源電圧は一定で
あり、半導体集積回路にはシステム全体の電源電圧が供
給されるのが一般的である。
の半導体集積回路には電池を長持ちさせるために低消費
電力化が求められている。低消費電力化を実現するため
の有効な手段としては動作電圧を下げることが挙げられ
る。消費電力は電圧と電流の積で与えられるので動作電
圧を低下させることによって電圧と電流の両方を低減す
ることができ、一般に低消費電力化に対して２乗の効果
があると言われている。また、電流値が低減されると電
源配線が容易になり製造コストも低減される。しかし半
導体集積回路を用いたシステム全体の電源電圧は一定で
あり、半導体集積回路にはシステム全体の電源電圧が供
給されるのが一般的である。
【０００３】図５は電源電圧が３．３ボルトで２種類の
電子回路ブロックが動作する場合の従来の構成を示す回
路図である。図において、１は電源端子、２はグラウン
ド（ＧＮＤ）端子、３，４は電源端子１とグラウンド端
子２との間に並列に接続された半導体集積回路等の電子
回路ブロックを示している。２つの電子回路ブロック
３，４を動作させる場合にはそれぞれの電子回路ブロッ
ク３，４での負荷が時系列的に変化するので電源、グラ
ウンド間に単に２つの電子回路ブロック３，４を直列に
接続して使用することはできない。このため図５に示す
ように、２つの電子回路ブロック３，４を電源とグラウ
ンド間に並列に接続して使用するのが一般的である。
電子回路ブロックが動作する場合の従来の構成を示す回
路図である。図において、１は電源端子、２はグラウン
ド（ＧＮＤ）端子、３，４は電源端子１とグラウンド端
子２との間に並列に接続された半導体集積回路等の電子
回路ブロックを示している。２つの電子回路ブロック
３，４を動作させる場合にはそれぞれの電子回路ブロッ
ク３，４での負荷が時系列的に変化するので電源、グラ
ウンド間に単に２つの電子回路ブロック３，４を直列に
接続して使用することはできない。このため図５に示す
ように、２つの電子回路ブロック３，４を電源とグラウ
ンド間に並列に接続して使用するのが一般的である。
【０００４】図５に示すように、電子回路ブロック３，
４に流れる電流の値をそれぞれＩ1，Ｉ2 とすると、２
つの電子回路ブロック３，４の全体での消費電力Ｗ1 は
次の式で表わされる。 Ｗ1 ＝３．３×（Ｉ1 ＋Ｉ2 ） ・・・（１） 従って、システムの電圧が一定の場合に低消費電力化を
実現するためには（Ｉ1 ＋Ｉ2 ）を低減する必要があ
る。なお、電子回路ブロック３，４を低電圧で動作させ
るために各回路毎に電圧変換器を設けて電圧を低下させ
ることによって各電子回路ブロック３，４の電流を低減
することは可能ではあるが、この場合には電圧変換器そ
のものによる消費電力が加算される上、電圧変換器が大
きな面積を要するので半導体集積回路のような小チップ
に組み込むことは極めて困難である。
４に流れる電流の値をそれぞれＩ1，Ｉ2 とすると、２
つの電子回路ブロック３，４の全体での消費電力Ｗ1 は
次の式で表わされる。 Ｗ1 ＝３．３×（Ｉ1 ＋Ｉ2 ） ・・・（１） 従って、システムの電圧が一定の場合に低消費電力化を
実現するためには（Ｉ1 ＋Ｉ2 ）を低減する必要があ
る。なお、電子回路ブロック３，４を低電圧で動作させ
るために各回路毎に電圧変換器を設けて電圧を低下させ
ることによって各電子回路ブロック３，４の電流を低減
することは可能ではあるが、この場合には電圧変換器そ
のものによる消費電力が加算される上、電圧変換器が大
きな面積を要するので半導体集積回路のような小チップ
に組み込むことは極めて困難である。
【０００５】
【発明が解決しようとする課題】従来の電子回路装置は
以上のように構成されているので、小型化、低コスト化
を保ちつつ低消費電力化を実現することは困難であると
いう課題があった。
以上のように構成されているので、小型化、低コスト化
を保ちつつ低消費電力化を実現することは困難であると
いう課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、複数の電子回路ブロックを有する
場合に小型化、低コスト化を保ちつつ低消費電力化を実
現することのできる電子回路装置を得ることを目的とす
る。
めになされたもので、複数の電子回路ブロックを有する
場合に小型化、低コスト化を保ちつつ低消費電力化を実
現することのできる電子回路装置を得ることを目的とす
る。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
る電子回路装置は、端子間に所定の電源電圧が印加され
る第１の端子および第２の端子との間に直列に接続され
た複数の電子回路ブロックと、所定のしきい値電圧を越
える電圧が印加されるとオンし、しきい値電圧の合計が
電源電圧よりも高く設定され、第１の端子と第２の端子
との間に直列に順方向に接続された複数の半導体素子と
を有し、複数の電子回路の直列接続の各々の接続点は、
複数の電子回路の各々に複数の半導体素子のうち少なく
とも１つが並列に接続されるように、複数の半導体素子
の直列接続の接続点のうちのいずれかに電気的に接続さ
れているものである。
る電子回路装置は、端子間に所定の電源電圧が印加され
る第１の端子および第２の端子との間に直列に接続され
た複数の電子回路ブロックと、所定のしきい値電圧を越
える電圧が印加されるとオンし、しきい値電圧の合計が
電源電圧よりも高く設定され、第１の端子と第２の端子
との間に直列に順方向に接続された複数の半導体素子と
を有し、複数の電子回路の直列接続の各々の接続点は、
複数の電子回路の各々に複数の半導体素子のうち少なく
とも１つが並列に接続されるように、複数の半導体素子
の直列接続の接続点のうちのいずれかに電気的に接続さ
れているものである。
【０００８】請求項２記載の発明に係る電子回路装置
は、複数の電子回路ブロックのうちの各々の電子回路ブ
ロックに並列に接続される半導体素子の数を各々の電子
回路ブロックの動作電圧に基づいた数としたものであ
る。
は、複数の電子回路ブロックのうちの各々の電子回路ブ
ロックに並列に接続される半導体素子の数を各々の電子
回路ブロックの動作電圧に基づいた数としたものであ
る。
【０００９】請求項３記載の発明に係る電子回路装置
は、複数の半導体素子をダイオードによって構成したも
のである。
は、複数の半導体素子をダイオードによって構成したも
のである。
【００１０】請求項４記載の発明に係る電子回路装置
は、複数の半導体素子を電界効果トランジスタによって
構成したものである。
は、複数の半導体素子を電界効果トランジスタによって
構成したものである。
【００１１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による電
子回路装置の構成を示す回路図である。図において、１
１は３．３ボルトの電源端子（第１の端子）、１２はグ
ラウンド（ＧＮＤ）端子（第２の端子）、１３，１４は
電子回路ブロック、１５〜１８はｐｎ接合型のダイオー
ド（半導体素子）を示している。電子回路ブロック１
３，１４は電源端子１１とグラウンド端子１２との間に
直列に接続されている。さらにダイオード１５〜１８は
電源端子１１とグラウンド端子１２との間に順方向に直
列に接続されている。なお、電子回路ブロック１３と電
子回路ブロック１４との間の接続点１９と、ダイオード
１６とダイオード１７との間の接続点２０とは電気的に
短絡されている。また、２つの電子回路ブロック１３，
１４は１チップ内に設けられているものでも良いし、そ
れぞれが別々の２つのチップ内に設けられているもので
も良い。さらに、複数のチップを含むボード等の回路ブ
ロックでも良い。
説明する。 実施の形態１．図１はこの発明の実施の形態１による電
子回路装置の構成を示す回路図である。図において、１
１は３．３ボルトの電源端子（第１の端子）、１２はグ
ラウンド（ＧＮＤ）端子（第２の端子）、１３，１４は
電子回路ブロック、１５〜１８はｐｎ接合型のダイオー
ド（半導体素子）を示している。電子回路ブロック１
３，１４は電源端子１１とグラウンド端子１２との間に
直列に接続されている。さらにダイオード１５〜１８は
電源端子１１とグラウンド端子１２との間に順方向に直
列に接続されている。なお、電子回路ブロック１３と電
子回路ブロック１４との間の接続点１９と、ダイオード
１６とダイオード１７との間の接続点２０とは電気的に
短絡されている。また、２つの電子回路ブロック１３，
１４は１チップ内に設けられているものでも良いし、そ
れぞれが別々の２つのチップ内に設けられているもので
も良い。さらに、複数のチップを含むボード等の回路ブ
ロックでも良い。
【００１２】ところで、ｐｎ接合型のダイオード１５〜
１８はいずれも順方向にある値以上の電圧が印加される
とオン状態になって順方向に電流が流れ、その電圧（オ
ン電圧と呼ぶ）で端子間がクランプされる。この実施の
形態１ではｐｎ接合型のダイオード１５〜１８のオン電
圧の総和を電源電圧である３．３ボルトよりも高く設定
する。すなわち、ｐｎ接合型のダイオードではオン電圧
はｐｎ接合のビルトイン・ポテンシャルで決定され、通
常は製造時の条件によって０．８から１．０ボルト程度
の値となるが、この実施の形態１では、０．８５ボルト
のものを用いている。すると４つのｐｎ接合型のダイオ
ード１５〜１８のオン電圧の合計は３．４ボルト（０．
８５×４）となり、電源電圧３．３ボルトよりも高くな
るので４つのｐｎ接合型のダイオード１５〜１８が同時
にオンすることはない。従って４つのｐｎ接合型のダイ
オード１５〜１８を貫通する電流は流れない。
１８はいずれも順方向にある値以上の電圧が印加される
とオン状態になって順方向に電流が流れ、その電圧（オ
ン電圧と呼ぶ）で端子間がクランプされる。この実施の
形態１ではｐｎ接合型のダイオード１５〜１８のオン電
圧の総和を電源電圧である３．３ボルトよりも高く設定
する。すなわち、ｐｎ接合型のダイオードではオン電圧
はｐｎ接合のビルトイン・ポテンシャルで決定され、通
常は製造時の条件によって０．８から１．０ボルト程度
の値となるが、この実施の形態１では、０．８５ボルト
のものを用いている。すると４つのｐｎ接合型のダイオ
ード１５〜１８のオン電圧の合計は３．４ボルト（０．
８５×４）となり、電源電圧３．３ボルトよりも高くな
るので４つのｐｎ接合型のダイオード１５〜１８が同時
にオンすることはない。従って４つのｐｎ接合型のダイ
オード１５〜１８を貫通する電流は流れない。
【００１３】次に動作について説明する。図１に示すよ
うに、電子回路ブロック１３に流れる電流をｉ1 、電子
回路ブロック１４に流れる電流をｉ2 、ダイオード１
５，１６に流れる電流をｉ3 、ダイオード１７，１８に
流れる電流をｉ4 とする。以上説明した構成の電子回路
装置において、電子回路ブロック１３，１４がともに非
動作状態でｉ1 ＝ｉ2 ＝０の場合にはｉ3 ＝ｉ4 ＝０と
なる。電子回路ブロック１３，１４の少なくとも一方が
動作状態のときは接続点１９の電位は１．６ボルトから
１．７ボルトまでの間の値をとる。この理由は以下のと
おりである。接続点１９の電位が１．７ボルトよりも高
くなるとｐｎ接合型のダイオード１７，１８がオンし
て、その結果接続点１９の電位は１．７ボルトまで引き
戻される。さらに接続点１９の電位が１．６ボルトより
も低くなるとｐｎ接合型のダイオード１５，１６がオン
して１．６ボルトまで引き戻される。このため接続点１
９の電位は常に１．６ボルトから１．７ボルトの間とな
る。
うに、電子回路ブロック１３に流れる電流をｉ1 、電子
回路ブロック１４に流れる電流をｉ2 、ダイオード１
５，１６に流れる電流をｉ3 、ダイオード１７，１８に
流れる電流をｉ4 とする。以上説明した構成の電子回路
装置において、電子回路ブロック１３，１４がともに非
動作状態でｉ1 ＝ｉ2 ＝０の場合にはｉ3 ＝ｉ4 ＝０と
なる。電子回路ブロック１３，１４の少なくとも一方が
動作状態のときは接続点１９の電位は１．６ボルトから
１．７ボルトまでの間の値をとる。この理由は以下のと
おりである。接続点１９の電位が１．７ボルトよりも高
くなるとｐｎ接合型のダイオード１７，１８がオンし
て、その結果接続点１９の電位は１．７ボルトまで引き
戻される。さらに接続点１９の電位が１．６ボルトより
も低くなるとｐｎ接合型のダイオード１５，１６がオン
して１．６ボルトまで引き戻される。このため接続点１
９の電位は常に１．６ボルトから１．７ボルトの間とな
る。
【００１４】次に電子回路ブロック１３に流れる電流ｉ
1 と電子回路ブロック１４に流れる電流ｉ2 の大小関係
に着目すると以下のようになる。すなわち、ｉ1 ≧ｉ2
の場合には接続点１９の電位は１．７ボルトになり、ダ
イオード１５，１６を流れる電流ｉ3 は０、ダイオード
１７，１８に流れる電流ｉ4 は電子回路ブロック１３に
流れる電流ｉ1 と電子回路ブロック１４を流れる電流ｉ
2 の差となる。一方、ｉ2 ＜ｉ1 の場合には接続点１９
の電位は１．６ボルトになり、ダイオード１７，１８を
流れる電流ｉ4 は０、ダイオード１５，１６を流れる電
流ｉ3 は電子回路ブロック１４を流れる電流ｉ2 と電子
回路ブロック１３を流れる電流ｉ1 との差になる。以上
をまとめると以下のようになる。 ｉ1 ≧ｉ2 のときは、ｉ3 ＝０，ｉ4 ＝ｉ1 −ｉ2 ｉ1 ＜ｉ2 のときは、ｉ3 ＝ｉ2 −ｉ1 ，ｉ4 ＝０ ・・・（２） 従って、この実施の形態１の電子回路装置において、電
源端子１１からグラウンド端子１２に流れる電流はｉ1
とｉ2 の大小関係にかかわらず常にｉ1 とｉ2のうちの
小さくない方になる。ｉ1 とｉ2 のうちの小さくない方
をｍａｘ（ｉ1,i2 ）で表すと消費電力Ｗ2 は次式で与
えられる。 Ｗ2 ＝３．３×ｍａｘ（ｉ1 ，ｉ2 ） ・・・（３）
1 と電子回路ブロック１４に流れる電流ｉ2 の大小関係
に着目すると以下のようになる。すなわち、ｉ1 ≧ｉ2
の場合には接続点１９の電位は１．７ボルトになり、ダ
イオード１５，１６を流れる電流ｉ3 は０、ダイオード
１７，１８に流れる電流ｉ4 は電子回路ブロック１３に
流れる電流ｉ1 と電子回路ブロック１４を流れる電流ｉ
2 の差となる。一方、ｉ2 ＜ｉ1 の場合には接続点１９
の電位は１．６ボルトになり、ダイオード１７，１８を
流れる電流ｉ4 は０、ダイオード１５，１６を流れる電
流ｉ3 は電子回路ブロック１４を流れる電流ｉ2 と電子
回路ブロック１３を流れる電流ｉ1 との差になる。以上
をまとめると以下のようになる。 ｉ1 ≧ｉ2 のときは、ｉ3 ＝０，ｉ4 ＝ｉ1 −ｉ2 ｉ1 ＜ｉ2 のときは、ｉ3 ＝ｉ2 −ｉ1 ，ｉ4 ＝０ ・・・（２） 従って、この実施の形態１の電子回路装置において、電
源端子１１からグラウンド端子１２に流れる電流はｉ1
とｉ2 の大小関係にかかわらず常にｉ1 とｉ2のうちの
小さくない方になる。ｉ1 とｉ2 のうちの小さくない方
をｍａｘ（ｉ1,i2 ）で表すと消費電力Ｗ2 は次式で与
えられる。 Ｗ2 ＝３．３×ｍａｘ（ｉ1 ，ｉ2 ） ・・・（３）
【００１５】さらに、電子回路ブロック１３，１４が図
５に示す電子回路ブロック３，４とそれぞれ等価なもの
であるとすると一般に以下の関係が成り立つ。 Ｉ1 ＞ｉ1 ，Ｉ2 ＞ｉ2 ・・・（４） 従って、Ｗ2 ＜Ｗ1 が導き出され、この実施の形態の電
子回路装置の方が消費電力が少なくなることがわかる。
５に示す電子回路ブロック３，４とそれぞれ等価なもの
であるとすると一般に以下の関係が成り立つ。 Ｉ1 ＞ｉ1 ，Ｉ2 ＞ｉ2 ・・・（４） 従って、Ｗ2 ＜Ｗ1 が導き出され、この実施の形態の電
子回路装置の方が消費電力が少なくなることがわかる。
【００１６】なお、この実施の形態１では、電子回路ブ
ロック１３および電子回路ブロック１４が１．６ボルト
から１．７ボルトで動作することが要求されるが、半導
体集積回路の動作電圧は微細化の進歩と共に低下してお
り、０．５μｍ以下の微細化レベルでは１．６ボルトか
ら１．７ボルトでの動作を容易に実現することができ
る。
ロック１３および電子回路ブロック１４が１．６ボルト
から１．７ボルトで動作することが要求されるが、半導
体集積回路の動作電圧は微細化の進歩と共に低下してお
り、０．５μｍ以下の微細化レベルでは１．６ボルトか
ら１．７ボルトでの動作を容易に実現することができ
る。
【００１７】また、式（４）に示すように、各電子回路
ブロック１３，１４に流れる電流自体が小さくできるの
で低消費電力化の効果が顕著になるばかりでなく、電源
配線が容易になり、製造コストを低減することもでき
る。
ブロック１３，１４に流れる電流自体が小さくできるの
で低消費電力化の効果が顕著になるばかりでなく、電源
配線が容易になり、製造コストを低減することもでき
る。
【００１８】さらに、この実施の形態１では、ｐｎ接合
型のダイオードを用いた場合について説明したが、ショ
ットキダイオード等同様の電気的特性を有する他のダイ
オードでもよく、同様の効果を得ることができる。さら
に、この実施の形態１では、２つの回路を動作させる場
合について述べたが、３つ以上の回路の場合にも電圧条
件を適当に定めることによって同様の構成を実現するこ
とができ、同様の効果を得ることができる。
型のダイオードを用いた場合について説明したが、ショ
ットキダイオード等同様の電気的特性を有する他のダイ
オードでもよく、同様の効果を得ることができる。さら
に、この実施の形態１では、２つの回路を動作させる場
合について述べたが、３つ以上の回路の場合にも電圧条
件を適当に定めることによって同様の構成を実現するこ
とができ、同様の効果を得ることができる。
【００１９】さらに、図１に示す構成では、各々の電子
回路ブロック１３，１４について２本のダイオードを並
列に接続していたが、電源電圧と各回路の動作電圧に従
ってダイオードの数を決定する。例えば、図２に示すよ
うに、電源電圧が１．８ボルトで低電圧で動作する電子
回路ブロック１３ａ，１４ａにそれぞれ１個ずつオン電
圧が０．９５ボルトのダイオード（半導体素子）２１，
２２を並列に接続するように構成すると、接続点１９ａ
の電位は０．８５ボルトから０．９５ボルトの範囲とな
るので電子回路ブロック１３ａ、電子回路ブロック１４
ａには０．８５ボルトから０．９５ボルトの一定の範囲
の電圧が印加される。
回路ブロック１３，１４について２本のダイオードを並
列に接続していたが、電源電圧と各回路の動作電圧に従
ってダイオードの数を決定する。例えば、図２に示すよ
うに、電源電圧が１．８ボルトで低電圧で動作する電子
回路ブロック１３ａ，１４ａにそれぞれ１個ずつオン電
圧が０．９５ボルトのダイオード（半導体素子）２１，
２２を並列に接続するように構成すると、接続点１９ａ
の電位は０．８５ボルトから０．９５ボルトの範囲とな
るので電子回路ブロック１３ａ、電子回路ブロック１４
ａには０．８５ボルトから０．９５ボルトの一定の範囲
の電圧が印加される。
【００２０】実施の形態２．図３はこの発明の実施の形
態２による電子回路装置の構成を示すブロック図であ
る。図において、２５，２６，２７，２８はＭＯＳＦＥ
Ｔ（半導体素子、電界効果トランジスタ）を示してい
る。すなわち、ｎチャネルＭＯＳＦＥＴ２５〜２８を図
１に示すｐｎ接合型のダイオード１５〜１８の代わりに
用いたものである。なお、図１に示すものと同一の部分
には同一符号を付し、重複する説明は省略する。ｎチャ
ネルＭＯＳＦＥＴ２５〜２８のドレインとゲートを共通
として高電位側に接続し、ソースを低電位側に接続した
構成となっている。ｎチャネルＭＯＳＦＥＴのドレイン
とゲートを共通とすると２端子の素子とみなすことがで
きる。一般にＭＯＳＦＥＴはゲートとソース間の電圧が
しきい値電圧と呼ばれる一定の電圧以上になるとオン
し、それ以下の電圧ではオフとなるため、ｎチャネルＭ
ＯＳＦＥＴ２５〜２８はいずれも２端子間の電圧がしき
い値電圧を越えるとオンするダイオードと同様の動作を
することになる。このため、実施の形態１の場合と同様
の動作が実現でき、同様の効果を得ることができる。さ
らにＭＯＳＦＥＴのしきい値電圧は、ダイオードのオン
電圧と異なり、必要に応じて自由に設定することができ
るため、より効率良く回路の動作電圧を設定することに
より効果的に電流値を低減することができる。
態２による電子回路装置の構成を示すブロック図であ
る。図において、２５，２６，２７，２８はＭＯＳＦＥ
Ｔ（半導体素子、電界効果トランジスタ）を示してい
る。すなわち、ｎチャネルＭＯＳＦＥＴ２５〜２８を図
１に示すｐｎ接合型のダイオード１５〜１８の代わりに
用いたものである。なお、図１に示すものと同一の部分
には同一符号を付し、重複する説明は省略する。ｎチャ
ネルＭＯＳＦＥＴ２５〜２８のドレインとゲートを共通
として高電位側に接続し、ソースを低電位側に接続した
構成となっている。ｎチャネルＭＯＳＦＥＴのドレイン
とゲートを共通とすると２端子の素子とみなすことがで
きる。一般にＭＯＳＦＥＴはゲートとソース間の電圧が
しきい値電圧と呼ばれる一定の電圧以上になるとオン
し、それ以下の電圧ではオフとなるため、ｎチャネルＭ
ＯＳＦＥＴ２５〜２８はいずれも２端子間の電圧がしき
い値電圧を越えるとオンするダイオードと同様の動作を
することになる。このため、実施の形態１の場合と同様
の動作が実現でき、同様の効果を得ることができる。さ
らにＭＯＳＦＥＴのしきい値電圧は、ダイオードのオン
電圧と異なり、必要に応じて自由に設定することができ
るため、より効率良く回路の動作電圧を設定することに
より効果的に電流値を低減することができる。
【００２１】なお、この実施の形態２では、ｎチャネル
ＭＯＳＦＥＴ２５〜２８を用いた場合を示したが、ｐチ
ャネルＭＯＳＦＥＴのゲートとドレインを共通として低
電圧側に接続し、ソースを高電圧側に接続することによ
っても全く同様の効果がある。また、図２に示す回路に
おいて、ダイオード２１，２２の代わりにＭＯＳＦＥＴ
を用いることもできる。
ＭＯＳＦＥＴ２５〜２８を用いた場合を示したが、ｐチ
ャネルＭＯＳＦＥＴのゲートとドレインを共通として低
電圧側に接続し、ソースを高電圧側に接続することによ
っても全く同様の効果がある。また、図２に示す回路に
おいて、ダイオード２１，２２の代わりにＭＯＳＦＥＴ
を用いることもできる。
【００２２】実施の形態３．図４はこの発明の実施の形
態３による電子回路装置の構成を示す回路図である。図
において図１に示すものと同一の部分には同一符号を付
し、重複する説明は省略する。１３ｂ，１４ｂは電子回
路ブロック、１９ｂは電子回路ブロック１３ｂと電子回
路ブロック１４ｂとの間の接続点、２０ｂはダイオード
１７とダイオード１８との間の接続点をそれぞれ示して
いる。なお、電子回路ブロック１３ｂは電子回路ブロッ
ク１４ｂよりも高い電圧を必要とするものである。
態３による電子回路装置の構成を示す回路図である。図
において図１に示すものと同一の部分には同一符号を付
し、重複する説明は省略する。１３ｂ，１４ｂは電子回
路ブロック、１９ｂは電子回路ブロック１３ｂと電子回
路ブロック１４ｂとの間の接続点、２０ｂはダイオード
１７とダイオード１８との間の接続点をそれぞれ示して
いる。なお、電子回路ブロック１３ｂは電子回路ブロッ
ク１４ｂよりも高い電圧を必要とするものである。
【００２３】次に動作について説明する。まず、実施の
形態１で説明したように、ダイオード１５〜１８のオン
電圧は０．８５ボルトであるから電源電圧３．３ボルト
はダイオード１５〜１８の全体をオンできる電圧３．４
ボルトに達しないので全てのダイオードがオンすること
はない。また、接続点１９ｂの電位が０．８５ボルトよ
りも高くなるとダイオード１８がオンしてオン電圧が
０．８５ボルトまで引き戻され、接続点１９ｂの電位が
０．７５ボルトよりも低くなるとダイオード１５〜１７
がオンするので電源電圧３．３ボルトからダイオード１
５〜１７のオン電圧の合計２．５５（０．８５×３）を
引いた電圧である０．７５ボルトまで引き戻される。こ
のため、接続点１９ｂの電位は０．７５〜０．８５ボル
トの範囲が維持されることになる。従って、電子回路ブ
ロック１３ｂには２．４５ボルトから２．５５ボルトの
電圧が印加され、電子回路ブロック１４ｂには０．７５
ボルトから０．８５ボルトの電圧が印加されることにな
る。
形態１で説明したように、ダイオード１５〜１８のオン
電圧は０．８５ボルトであるから電源電圧３．３ボルト
はダイオード１５〜１８の全体をオンできる電圧３．４
ボルトに達しないので全てのダイオードがオンすること
はない。また、接続点１９ｂの電位が０．８５ボルトよ
りも高くなるとダイオード１８がオンしてオン電圧が
０．８５ボルトまで引き戻され、接続点１９ｂの電位が
０．７５ボルトよりも低くなるとダイオード１５〜１７
がオンするので電源電圧３．３ボルトからダイオード１
５〜１７のオン電圧の合計２．５５（０．８５×３）を
引いた電圧である０．７５ボルトまで引き戻される。こ
のため、接続点１９ｂの電位は０．７５〜０．８５ボル
トの範囲が維持されることになる。従って、電子回路ブ
ロック１３ｂには２．４５ボルトから２．５５ボルトの
電圧が印加され、電子回路ブロック１４ｂには０．７５
ボルトから０．８５ボルトの電圧が印加されることにな
る。
【００２４】このため、全体として消費電力を低減する
ことができると共に電子回路ブロック１３ｂ，１４ｂが
最適に動作する電圧を供給することができる。なお、こ
の実施の形態３では、各電子回路ブロック１３ｂ，１４
ｂに並列に接続されるダイオードの数をそれぞれ３個、
１個としているが、電子回路ブロックの動作電圧や電源
電圧に応じてダイオードの数を種々選択して構成するこ
とができる。また、この実施の形態３においても、ダイ
オードの代わりにｐチャネルまたはｎチャネルのＭＯＳ
ＦＥＴを用いることができる。
ことができると共に電子回路ブロック１３ｂ，１４ｂが
最適に動作する電圧を供給することができる。なお、こ
の実施の形態３では、各電子回路ブロック１３ｂ，１４
ｂに並列に接続されるダイオードの数をそれぞれ３個、
１個としているが、電子回路ブロックの動作電圧や電源
電圧に応じてダイオードの数を種々選択して構成するこ
とができる。また、この実施の形態３においても、ダイ
オードの代わりにｐチャネルまたはｎチャネルのＭＯＳ
ＦＥＴを用いることができる。
【００２５】
【発明の効果】以上のように、請求項１記載の発明によ
れば、端子間に所定の電源電圧が印加される第１の端子
および第２の端子との間に直列に接続された複数の電子
回路ブロックと、所定のしきい値電圧を越える電圧が印
加されるとオンし、しきい値電圧の合計が電源電圧より
も高く設定され、第１の端子と第２の端子との間に直列
に順方向に接続された複数の半導体素子とを有し、複数
の電子回路ブロックの直列接続の各々の接続点は、複数
の電子回路ブロックの各々に複数の半導体素子のうち少
なくとも１つが並列に接続されるように、複数の半導体
素子の直列接続の接続点のうちのいずれかに電気的に接
続されているように構成したので、複数の直列に接続さ
れた複数の半導体素子の全てを貫通する電流は流れず、
各々の電子回路ブロックの両端に印加される電圧が一定
の範囲で低電圧となるので各電子回路ブロックの消費電
力を低減することができる効果がある。
れば、端子間に所定の電源電圧が印加される第１の端子
および第２の端子との間に直列に接続された複数の電子
回路ブロックと、所定のしきい値電圧を越える電圧が印
加されるとオンし、しきい値電圧の合計が電源電圧より
も高く設定され、第１の端子と第２の端子との間に直列
に順方向に接続された複数の半導体素子とを有し、複数
の電子回路ブロックの直列接続の各々の接続点は、複数
の電子回路ブロックの各々に複数の半導体素子のうち少
なくとも１つが並列に接続されるように、複数の半導体
素子の直列接続の接続点のうちのいずれかに電気的に接
続されているように構成したので、複数の直列に接続さ
れた複数の半導体素子の全てを貫通する電流は流れず、
各々の電子回路ブロックの両端に印加される電圧が一定
の範囲で低電圧となるので各電子回路ブロックの消費電
力を低減することができる効果がある。
【００２６】請求項２記載の発明によれば、複数の電子
回路ブロックのうちの各々の電子回路ブロックに並列に
接続される半導体素子の数は各々の電子回路ブロックの
動作電圧に基づいた数となるように構成したので、消費
電力を低減できるとともに電子回路ブロック毎に最適な
電圧を供給することができる効果がある。
回路ブロックのうちの各々の電子回路ブロックに並列に
接続される半導体素子の数は各々の電子回路ブロックの
動作電圧に基づいた数となるように構成したので、消費
電力を低減できるとともに電子回路ブロック毎に最適な
電圧を供給することができる効果がある。
【００２７】請求項３記載の発明によれば、複数の半導
体素子をダイオードで構成したので、低コストで消費電
力を低減できる効果がある。
体素子をダイオードで構成したので、低コストで消費電
力を低減できる効果がある。
【００２８】請求項４記載の発明によれば、複数の半導
体素子を電界効果トランジスタで構成したので、しきい
値電圧を電界効果トランジスタの設計により適切に設定
できる効果がある。
体素子を電界効果トランジスタで構成したので、しきい
値電圧を電界効果トランジスタの設計により適切に設定
できる効果がある。
【図１】 この発明の実施の形態１による電子回路装置
の構成を示す回路図である。
の構成を示す回路図である。
【図２】 この発明の実施の形態１によるダイオードの
数を各電子回路ブロックに対して１個とした場合の構成
を示す回路図である。
数を各電子回路ブロックに対して１個とした場合の構成
を示す回路図である。
【図３】 この発明の実施の形態２による電子回路装置
の構成を示す回路図である。
の構成を示す回路図である。
【図４】 この発明の実施の形態３による電子回路装置
の構成を示す回路図である。
の構成を示す回路図である。
【図５】 従来の電子回路装置の構成を示す回路図であ
る。
る。
１１ 電源端子（第１の端子）、１２ グラウンド端子
（第２の端子）、１３，１３ａ，１３ｂ，１４，１４
ａ，１４ｂ 電子回路ブロック、１５，１６，１７，１
８，２１，２２ ダイオード（半導体素子）、２５，２
６，２７，２８ＭＯＳＦＥＴ（半導体素子、電界効果ト
ランジスタ）。
（第２の端子）、１３，１３ａ，１３ｂ，１４，１４
ａ，１４ｂ 電子回路ブロック、１５，１６，１７，１
８，２１，２２ ダイオード（半導体素子）、２５，２
６，２７，２８ＭＯＳＦＥＴ（半導体素子、電界効果ト
ランジスタ）。
Claims (4)
- 【請求項１】 端子間に所定の電源電圧が印加される第
１の端子および第２の端子と、前記第１の端子と前記第
２の端子との間に直列に接続された複数の電子回路ブロ
ックと、所定のしきい値電圧を越える電圧が印加される
とオンし、前記しきい値電圧の合計が前記電源電圧より
も高く設定され、前記第１の端子と前記第２の端子との
間に直列に順方向に接続された複数の半導体素子とを有
し、前記複数の電子回路ブロックの直列接続の各々の接
続点は、前記複数の電子回路ブロックの各々に前記複数
の半導体素子のうち少なくとも１つが並列に接続される
ように、前記複数の半導体素子の直列接続の接続点のう
ちのいずれかに電気的に接続されている電子回路装置。 - 【請求項２】 複数の電子回路ブロックのうちの各々の
電子回路ブロックに並列に接続される半導体素子の数は
各々の電子回路ブロックの動作電圧に基づいた数である
ことを特徴とする請求項１記載の電子回路装置。 - 【請求項３】 複数の半導体素子はダイオードであるこ
とを特徴とする請求項１または請求項２記載の電子回路
装置。 - 【請求項４】 複数の半導体素子はゲートとドレインを
共通接続した電界効果トランジスタであることを特徴と
する請求項１または請求項２記載の電子回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6152497A JP3703595B2 (ja) | 1997-03-14 | 1997-03-14 | 電子回路装置 |
| TW086108685A TW338833B (en) | 1997-03-14 | 1997-06-21 | Electronic circuit device |
| US08/905,220 US5877928A (en) | 1997-03-14 | 1997-08-01 | Electronic circuit device |
| KR1019970046983A KR100275393B1 (ko) | 1997-03-14 | 1997-09-12 | 전자 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6152497A JP3703595B2 (ja) | 1997-03-14 | 1997-03-14 | 電子回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10257671A true JPH10257671A (ja) | 1998-09-25 |
| JP3703595B2 JP3703595B2 (ja) | 2005-10-05 |
Family
ID=13173582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6152497A Expired - Fee Related JP3703595B2 (ja) | 1997-03-14 | 1997-03-14 | 電子回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5877928A (ja) |
| JP (1) | JP3703595B2 (ja) |
| KR (1) | KR100275393B1 (ja) |
| TW (1) | TW338833B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000044049A1 (fr) * | 1999-01-19 | 2000-07-27 | Seiko Epson Corporation | Circuit de protection contre l'electricite statique, et circuit integre |
| US6455811B2 (en) | 2000-06-29 | 2002-09-24 | Canon Kabushiki Kaisha | Image heating apparatus and heater used in this apparatus |
| JP2016222187A (ja) * | 2015-06-02 | 2016-12-28 | 株式会社デンソー | 電子制御装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270345A (ja) | 2001-03-12 | 2002-09-20 | Canon Inc | 加熱体及び加熱装置 |
| GB2376819A (en) * | 2001-06-21 | 2002-12-24 | Ericsson Telefon Ab L M | Electronic circuit having series connected circuit blocks |
| FR2847715B1 (fr) * | 2002-11-25 | 2005-03-11 | Commissariat Energie Atomique | Circuit integre comportant des sous-ensembles connectes en serie |
| TWI309101B (en) * | 2005-08-16 | 2009-04-21 | Realtek Semiconductor Corp | Voltage converting circuit, voltage converting apparatus, and related circuit systems |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6173421A (ja) * | 1984-09-19 | 1986-04-15 | Hitachi Ltd | 論理回路 |
| JPH02100502A (ja) * | 1988-10-07 | 1990-04-12 | Murata Mfg Co Ltd | 電圧制御発振器 |
| US5703790A (en) * | 1996-02-27 | 1997-12-30 | Hughes Electronics | Series connection of multiple digital devices to a single power source |
-
1997
- 1997-03-14 JP JP6152497A patent/JP3703595B2/ja not_active Expired - Fee Related
- 1997-06-21 TW TW086108685A patent/TW338833B/zh not_active IP Right Cessation
- 1997-08-01 US US08/905,220 patent/US5877928A/en not_active Expired - Lifetime
- 1997-09-12 KR KR1019970046983A patent/KR100275393B1/ko not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000044049A1 (fr) * | 1999-01-19 | 2000-07-27 | Seiko Epson Corporation | Circuit de protection contre l'electricite statique, et circuit integre |
| US6671146B1 (en) | 1999-01-19 | 2003-12-30 | Seiko Epson Corporation | Electrostatic protection circuit and semiconductor integrated circuit using the same |
| US6455811B2 (en) | 2000-06-29 | 2002-09-24 | Canon Kabushiki Kaisha | Image heating apparatus and heater used in this apparatus |
| JP2016222187A (ja) * | 2015-06-02 | 2016-12-28 | 株式会社デンソー | 電子制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980079361A (ko) | 1998-11-25 |
| KR100275393B1 (ko) | 2000-12-15 |
| JP3703595B2 (ja) | 2005-10-05 |
| TW338833B (en) | 1998-08-21 |
| US5877928A (en) | 1999-03-02 |
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