JPH07503087A - 改善されたパターン性能を有するビデオグラフィック制御器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 改善されたパターン性能を有するビデオグラフィック制御器技術分野 本発明は、一般にコンピュータに関し、特に改善されたパターン性能を有するグ ラフィックプロセッサに関する。

背景技術 ユーザと通信するために、コンピュータは、ディスプレイに情報を出力すること ができなければならない。グラフィックシステムではディスプレイがビクセルの 配列によって定義される。

例えば、標準モードＶＧＡ　（Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｄａｐｔｅｒ ）システムにおいては、スクリーンが６４０ｘ４８０ビクセルの配列としてアド レスされる。ディスプレイ上の各ビクセルは、定義されたパレットから所望の色 にセットされてもよい。代表的に１６又は２５６色のパレットがサポートされる 。表示され得るビ″クセル数は、グラフィックサブシステムによって定義される 。

代表的ＶＧＡモードは、６４０ｘ４８０．８００ｘ６００及び１０２４ｘ７６８ 解像度をサポートする。６４０ｘ４８０より大きい解像度を有するＶＧＡモード は、「スーパＶＧＡＪとして参照される。

今日のアプリケーション即ち用途プログラムの多くは、グラフィック指向である 。例えば、カリフォルニア州すウセレトのＡｕｔｏＤｅｓｋ社によるＡＵＴＯＣ ＡＤのようなコンピュータ利用の設計プログラムがスクリーンに図形を描くのに かなりの時間量を費やしている。幾つかのケースにおいては、図形における僅か な変更も再線画された全体の図形を必要とする。従って、複数のラインを迅速に 走査するグラフィックプロセッサの能力が臨界的に重要になる。

線画に関連する問題がここ数年間に文書化されている。これらの問題の多くは、 ジャック・イー・プレゼンハム（Ｊａｃｋ　Ｅ。

Ｂｒｅｓｅｎｈａｍ）氏のＩＥＥＥ　ＣＧ＆Ａ１９８７年５月の文献基ｒＡｍｂ ｉｇｕｉｔｙ　ｉｎ　Ｉｎｃｒｅｍｅｎｔａｌ　１ｉｎｅ　Ｒａｓｔｅｒｉｎｇ Ｊによって言及され、これを参考文献として協働する。プレゼンハム氏の文献は 、２つの離散ビクセル間に本当の値を持つ複数のラインが１つ又は他のビクセル を用いて近似しなければならないので、ビクセルの配列を用いたラインを描く問 題を記述する。ラインの近似に固有の不正確さの故に、ラインの再追従性に関す る問題及び線分列ωｏｌｙｌ　１ｎｅ）の形成された対称図形の取り扱いが重要 になる。従って、グラフィックプロセッサの柔軟性、即ち線画バラ　−メータの 修正を容易にするグラフィックプロセッサの能力は大いに望ましい。

それゆえに、ライン及び線分列の高速及び柔軟的処理を形成するグラフィックプ ロセッサのための必要性が産業界に起こっている。

発明の開示 本発明によれば、グラフィックプロセッサにおける線画の速度及び柔軟性を増加 させる方法及び装置は、先行技術に関する相当な問題を排除して形成される。

ラインを描く線画回路は、ビデオメモリがビクセルデータを記憶し、発生回路が ビデオメモリにおけるビクセルのラインを定義するアドレスの序列を発生して、 形成される。第１のメモリは、アドレスの生成された序列に対応する一連のパタ ーンユニットを記憶する。第２のメモリは、現行のパターンユニットを指示する 値を記憶する。書込回路は、現行のパターンユニットに応答して生成されたアド レスに書込む。更新回路は、次のパターンユニットを指示するために、第２のメ モリ中の値を更新し、ラインの最後のビクセルを書込んだ後に第２のメモリを次 の序列パターンユニットに選択的に更新し、又は第２のメモリを予め決定された パターンユニットにリセットするように操作できる。

本発明は、先行技術より重要な有利な立場を形成する。パターンは、複数のライ ンに亙って選択的に続行されてもよく、又はパターンを繰り返すために各ライン の始めにリセットされてもよい。

本発明の利点及びいっそう完全な理解のために、添付図面を参照して以下の説明 がなされる。

図面の簡単な説明 図１は、代表的コンピュータシステムのブロック図を例示する。

図２は、本発明のグラフィックサブシステムのブロック図を例示する。

図３は、ライン処理に伴うグラフィックプロセッサの部分のブロック図を例示す る。

図４ａ−ｄは、離散ビクセルを用いた異なるラインの可能性の例を例示する。

図５は、線画エンジンで使われたレジスタの図を例示する。

図６は、８進符号コードの図を例示する。

図７は線画エンジンの操作のフローチャート図を例示する。

図８は、多重ライン区分を用いた曲線の表現（レンダリング）を例示する。

図９は、座標バッファを記述するフローチャート図を例示する。

図１０は、ラインパターン特徴を記述するフローチャート図を例示する。

発明を実施するための最良の形態 本発明の好ましい実施例及びその利点は、図面の図１〜１０を参照することによ って最良に理解され、同じ符号が種々の図面の同様及び対応する部分のために使 われてる。

図１は代表的コンピュータシステムの汎用アーキテクチャのブロック図を例示す る。コンピュータシステム１０は、ＣＰＵ１２と、メモリ１４と、通信インタフ ェース１６と、入出力（Ｉｌｏ）インタフェース１８と、グラフィック回路２０ とを備える。種々のサブシステム１２〜２０は、バス２２上で通信する。グラフ ィックサブシステム２０は、データをディスプレイ２３に出力し、Ｉ１０サブシ ステム１８は、キーボード２４と、ハードディスク２６と、フロッピ・ディスク ２８と、プリンタ３０と通信する。通信サブシステム１６は、電話ラインでデー タを転送し、受信する。図１のコンピュータシステムが代表的コンピュータシス テムの多くの部品を例示するが、ＣＤ−ＲＯＭのような他の部品、音声処理カー ド等がコンピュータシステム１０に用いられてもよい。

図２は、グラフィックサブシステム２０のブロック図を例示する。グラフィック サブシステム２０は、バスインタフユース回路３４、フレームバッファメモリサ ブシステム３６及びデジタル／アナログ（ＤＡＣ）サブシステム３８に結合され たグラフィックプロセッサ３２を備える。バスインタフェース回路３４は、バス 制御インタフェース（Ｉ／Ｆ）４０と、ブート／制御ＲＯＭ４２と、アドレスＩ ／Ｆ４４と、データＩ／Ｆ４６とを備える。バス制御Ｉ／Ｆ４０は、グラフィッ クプロセッサ３２に直接に結合される。グラフィックプロセッサにはバス４８を 経て、ブート／制御ＲＯＭ４２と、アドレスインタフェース４４と、データイン タフェース４６とが結合される。ブート／制御ＲＯＭ４２は、グラフィックプロ セッサ３２を経てイネーブルされる。バス４８は、ＤＡＣ３８にクロック信号を 供給するクロック発生器５０にも結合される。ＤＡＣ３８は、グラフィックプロ セッサ３２及びフレームバッファ３６の直列シフトレジスタにも結合される。ま た、フレームバッファ３６の直列シフトレジスタは、マルチプレクサ５２を経て グラフィックプロセッサ３２に結合される。フレームバッファ３６は、ツレぞれ アドレス・バス５４、データ・バス５６及び制御バス５８上でグラフィックプロ セッサ３６からのアドレス、データ及び制御信号を受信する。好ましい実施例に おいて、フレームバッファ３６は、各バンクが４つのプレーンを備えた２つバン クＡ及びＢに配列される複数のビデオＲＡＭ　（ＶＲＡＭ）を備える。

各プレーンは、８ビツトピクセルを形成し、従って、各バンクが３２ビット語で データを出力する。

フレームバッファ３６は、スクリーン上の各アドレスできる位置のためにビクセ ルデータを記憶する。フレームバッファメモリシステム３６の直列シフトレジス タは、モニタによる表示のために各ビクセルのデジタルの値を適当な信号に変換 するＤＡＣ３８にビクセルを直列的に出力する。

グラフィックプロセッサ３２の重要な面は線画エンジンである。ライン処理に伴 うグラフィックプロセッサの部分のブロック図は図３と関連して例示される。線 画エンジン６０は、メモリ制御器６２、メモリアドレス発生器６４、データバス 回路６６及びバスインタフェース３４に結合される。メモリ制御器６２は、線画 エンジン６０、Ｂｉｔ　Ｂ］ｏｃｋ　Ｔｒａｎｓｆｅｒ　（Ｂ　ＬＴ又はビット ブロック転送）エンジン（図示略）及びバスインタフェース３４からメモリサイ クル要求を受信し、これに応答してフレームバッファ３６に制御信号（ＲＡＳ、 ＣＡＳ、ＯＥ及びＷＥ）を供給する。また、メモリ制御器６２が要求された部品 にアクノリッジ信号を供給する。

メモリアドレス発生器６４は、線画エンジン６０、ＢＬＴエンジン及びバスイン タフェース３４からの制御入力に基づいて適当なアドレスを形成し、これらアド レスをフレームバッファ３６に出力する。

データバス回路６６は、ＣＰＵ１２の往復データ要求を通すバスインタフェース ３４、ＢＬＴエンジン及び線画エンジン６０からの要求間で仲介するメモリ制御 器６２の制御下でフレームバッファとの通信をイネーブルする。データバス回路 ６６は、線画エンジン６０からマスク及び制御信号を受信し、フレームバッファ ３６にデータを転送し受信する。ＣＰＵは、バスインタフェースを経て線画エン ジン６０中のレジスタがら読出し、同レジスタに書き込む。

グラフィックプロセッサ３２は、ビクセル毎に複数のビット、システムクロック 信号及びリセット信号を含む線画エンジン６０に制御信号を供給する。

線画エンジン６０は、ＣＰＵ１２からの無負荷計算によってラインを描き、線画 エンジン６０においてラインを構成する個々のビクセルアドレスを計算しながら 、グラフィックプロセッサの性能を増強する。好ましい実施例において線画エン ジン６゜は、１９６５年１月ＩＢＭシステムジャーナル２５〜３ｏ頁のプレゼン ハム氏のｒＡｌｇｏｒｉｔｈｍ　ｆｏｒ　Ｃｏｍｐｕｔｅｒ　Ｃｏｎｔｒｏｌ　 ｏｆ　ａＤｉｇｉｔａｌ　ＰｌｏｔｔｅｒＪに詳述されているプレゼンハム氏の 線画アルゴリズムに基づいている。以下のＣ言語プログラムは、プレゼンハム氏 のパラメータの計算を記述する。このプログラムにおいてＸＯ及びｙＯはライン の開始点の座標である。Ｘｌ及びｙｌはラインの終了点の座標である。Ｃｏｎ５ ｔ　１、Ｃｏｎ５ｔ２及びｒエラー」はプレゼンハム氏アルゴリズムの部分とし て計算されたラインパラメータである。

線画アルゴリズム ｖｏｉｄ　１ｉｎｅ　ｆｕｎｃｔｉｏｎＱｉｎｔ　ｘＯ，ｙＯ，ｘｌ、　ｙｌ ｉｎｔ　ｄｘ、　ｄｙ、　Ｃｏｎ５ｔｌ、　Ｃｏｎ５ｔ２．　ｅｒｒｏｒ、　ｘ 、　ｙ、　ｌｅｎｇｔｈ；ｉｎｔ　ｘ　ｉｓ　ｍａｊｏｒ、ｉｎｃ　ｘ、ｉｎｃ 　ｙ；ｄｘ　＝　ａｂｓ　（ｘｉ　−ｘｏ）　；　／＊変数の計算＊／ｄｙ　＝ 　ａｂｓ　（ｙｌ　−ｙＯ）　；ｘ−ｉｓ　ｍａｊｏｒ　＝　（ｄｘ　＞＝　ｄ ｙ）　；ｉｎｃ　ｙ　＝例＞ｙＯ）； ｉｆ　（ｘ　ｉｓ　ｍａｊｏｒ） ■ Ｃｏｎ５ｔｌ　＝　ｄｙ　＜＜　１；　／＊　ｌ＜ぐは左にシフトで、＊２と同 じ。＊／Ｃｏｎ５ｔ２　＝　Ｃｏｎ５ｔｌ　−（ｄｘ　＜＜　１）；Ｌｅｎｇｔ ｈ　＝　ｄｘ　＋　１； ｅｒｒｏｒ　＝　Ｃｏｎ５ｔｌ　−ｄｙ；ｌ　５ｅ Ｃｏｎｓｔｌ　＝　ｄｘ　＜＜　１； Ｃｏｎ５ｔ２　＝　Ｃｏｎ５ｔｌ　−（ｄｙ　＜＜　１）；ｌｅｎｇｔｈ　＝　 ｄｙ　＋　１； ｅｒｒｏｒ　＝　Ｃｏｎ５ｔｌ　−ｄｙ；Ｘ：ＸＯ；ｙ：ｙＯ： ５ｅｔＰｉｘｅｌ（ｘ、　ｙ、　Ｃｏ１ｏｒ）；　／＊第１ピクセルをオンにす る＊／ｗｈｉｌｅ　（−−１ｅｎｇｔｈ　＞　Ｏ）ｘ＋＋； １ｓｅ Ｘ−一； １ｓｅ ｉｆ　（ｉｎｃ　ｙ） ｙＨ； １ｓｅ ｙ−−； ｉｆ　（ｅｒｒｏｒ　＜　０） ｅｒｒｏｒ　＋＝　Ｃｏｎ５ｔｌ； ｌｓｅ 好ましい実施例において、線画エンジン６０は、スクリーン汀（ｘ−ｉｓ　ｍａ ｊｏｒ） ｙＨ； １ｓｅ ｙ−一； ｌｓｅ 汀（ｉｎｃ　ｘ） ｘ＋＋； １ｓｅ Ｘ−−； ｅｒｒｏｒ＋＝　Ｃｏｎ５ｔ２； ５ｅｔＰｉｘｅｌ（ｘ、　ｙ、　Ｃｏ１ｏｒ）；　／＊ビクセルをオンにする＊ ／ブレゼンハム氏のアルゴリズムは、４つのパラメータ即ち、上記定義されたＣ プログラムのＸ０１ｙＯ１ｘ１及びｙｌに対応するＸｏ、Ｙｏ、ｘｌ及びＹｌに よって各ラインを定義する。

Ｘｏ及びｙｏは開始点（Ｐｏ）を定義し、Ｘｌ及びＹｌは終了点（ＰＬ）を定義 する。線画エンジン６０は、プレゼンハム氏のパラメータ、ラインエラー語（Ｃ プログラムからの「エラー」）、Ｋｌ（ＣプログラムからのＣｏｎ５ｔｌ）及び に２　（ＣプログラムからのＣｏｎ５ｔ２）を計算する。

の左上の角が（０，０）であるＸＹ座標システムを用いている。

線画エンジン６０は、所望のビクセルに対応するフレームバッファメモリサブシ ステム３６のアドレスに最適な色コードを記憶することによってラインのビクセ ルを描く。線画エンジン６０は、ラインのビクセルを描く時に、常にメジャー（ 多数）方向にビクセルアドレスをインクリメントする。多数方向は１Ｘｌ−ｘｏ 　ｌ≧ＩＹ１−ＹｏｌならばＸ方向であり、もしｌ　Ｙｌ−ＹＯｌ＞１Ｘｌ−Ｘ ｏｌならば、Ｙ方向である。多数方向でない方向は、マイナー（少数）方向とし て参照される。ラインを形成するピクセルアドレスは、常に（多数方向にインク リメントされる）軸であり、或いは（多数及び少数方向にインクリメントされる ）対角線である。線画エンジン６０は、１つの線画操作内で少数方向に隣接のビ クセルに決して書き込まない。従って、（０，０）から（１０，０）への線画は 、　（０，Ｏ）から（１０，５）に走る第２のラインが１．４１４の要因によっ て幾何学的により長いけれども、同ラインと同じビクセル数を持っている。両方 のラインが多数方向に等しいマグニチュードを持っているので、各ライン毎のビ クセルステップの数は同一である。

このファッションにおいて（０，Ｏ）から（４，２）に描かれた異なるラインの 例は図４ａ−ｄに例示される。

図４ａにおいて、ｒＤＪは対角線ステップを定義し、ｒＡＪは軸ステップを定義 するビクセルステップは、ＤＡＡＤである。

図４ｂではステップがＤＡＤＡであり、図４０ではステップがＡＤＤＡであり、 図４ｄではステップがＡＤＡＤである。多くの例においてラインを実行する特定 のビクセルは重要でない。

しかしながら、平行ラインが描かれるかのような幾つかの例において、平行ライ ンの各々のためにアドレスされた同じ関連しているビクセルを持つことは、望ま しい。他の例でラインの「可逆性」は重要である。ラインを備えたビクセルがｐ ｏからＰｌに描かれたラインと、ＰＬからＰＩＯに描かれたラインとにとって同 じであるならば、ラインは可逆できる。例えば、ＰｌからＰＯに描かれたライン のビクセルアドレスに背景色を書き込むことによってラインが消される限り、ラ インの可逆性は重要かもしれない。ラインが可逆できないならば、残されたビク セルは、抹消の後に残る。可逆性を必要とする他の例は、多角形が１つの方向に 横切り、反対側の方向に横切る場合である。

図５は、線画エンジン６０で使われたレジスタの図を例示する。線画エンジン６ ０は、ｐｏ座標のレジスタ（ＸＯ，Ｙｏ）と、ＰＬ座標のレジスタ（Ｘｌ、Ｙｌ ）と、パターンレジスタ（ラインパターン、パターンポインタ、パターン終了ポ インタ）と、ラインパラメータレジスタ　（ラインエラー語、ラインビクセルカ ウント、人道、符号コード、Ｋｌ及びに２）と、制御レジスタ（ラインコマンド ビット）とを含む。ラインコマンドビットレジスタの各ビットは、開始、計算の み、最後画素ヌル、保持ＸＯ／ｙｏ、保留パターンポインタ、可逆可能ライン、 ０時の軸及びラインリセットの制御コードに対応する。レジスタは、ＶＧＡグラ フィックサブシステムと関連して使われるアドレスを有して、以下に定義される 。アドレス及びレジスタサイズはグラフィックサブシステムの履行時に変化して もよい。

表２ ラインコマンド　３ＣＦ、６０ｈ　８ビツト（Ｒ／Ｗ）ビット　記述 ７、　ラインリセット。　このビットをトルク（ｌにセットし、その後Ｏにセッ トする）することは、線画エンジン６０を既知の状態に置く。１つが実行中なら ば、それが線画操作を割り込む。このビットは、線画エンジン６０を使う前、お よびレジスタで他のいがなる制御ビットもセットする前にプロセス制御すること によってクリア（０にセット）されなければならない。特に以下の状態はセット される。

＊ラインパターンレジスタピットは全て１にセットされた。

＊パターンポインタレジスタは、３１にセットされた。

＊パターン終了ポインタレジスタは、０にセットされた。

＊定数レジスタ１　（Ｋｌ）と定数レジスタ２　（Ｋ２）両方はＯにセットされ た。

＊ラインエラー語レジスタは、０にセットされた。

＊ピクセルカウントレジスタは、０にセットされた。

＊符号コードレジスタは、０にセットされた。

＊エンジン６０は、用意状態に置かれた。

データバス状態は、このビットをセットすることによって影響されない。

６、０時の軸。　このビットは、次のビクセル用に描かれる計算されたエラー語 が０に等しい時に、少数軸の方向に移動する制御を形成する。このビットは、１ にセットされた時に、次のビクセル用のエラー語が０に等しい時に線画エンジン ６０が多数軸の方向にのみステップさせる。０にセットされた時には、次ピクセ ルのためのエラー語がＯに等しい時に、線画エンジン６０が多数及び少数軸側方 向にステップする。

５、可逆可能ライン。　このビットが０である時には、０時の軸ビットは、エラ ー語がＯに等しい時のケース毎に線画エンジン６０を制御する。このビットが１ である時に、０時の軸セツティングが無視される。その代わりに、符号コードレ ジスタ（３ＣＦ、６３ｈ）中のデルタＸビットの符号は、エラー語がＯに等しい 時のケース毎に線画エンジン６０の作用を制御する。デルタＸビットの符号が０ である時には、線画エンジン６０はエラー語がＯに等しい時に少数軸の方向に移 動する。デルタＸビットの符号が１である時には、線画エンジン６０はエラー語 がＯに等しい時に多数軸の方向にのみ移動する。

４、保留パターンポインタ。　このビットは、パターンポインタレジスタの値が 次の線画操作の終りで３１にリセットされないことを特定する。通常、パターン ポインタレジスタは、各線画操作の終りに３１にリセットされる。

３、保持Ｘ□／Ｙ□ｏ　１にセットされる時には、このビットは、ｘｏ、ｙｏレ ジスタが線画の最後のビクセルの座標に更新しないことを特定する。ラインビク セルカウントレジスタが線画を実行する前に修正されるので、ラインの最後のビ クセルが異なる座標を持ち、その後Ｘ１及びＹルジスタに記憶される。

２、最後画素ヌル。　このビットは、１にセットされる時に、ラインの最後のビ クセルがフレームバッファに書き込まれないことを特定する。パターンポインタ レジスタ及びラインエラー語レジスタの値がビクセルが描かれたようにセットさ れる。

１、　計算のみ。このビットは、線画パラメータだけが計算され、線画エンジン ６０が停止するモードに線画エンジン６０を位置させる。線画はこのモードで自 動的に進行しない。線画機能が開始ビットと手動で始まらなければならない。こ のモードは、線画パラメータエラー語、ビクセルカウント及び多数／少数軸符号 コードがアクセスしなければならない時に使われる。Ｘ及びＹ座標のレジスタの セツティングに基づくパラメータの計算は、このビットがセットされた後にＹｌ が書き込まれた時のみに影響する。

０、開始。　１にセットされる時には、線画エンジン６０が現行の線画パラメー タによって定義されるように、ラインを描くことを開始する。このビットは、現 行の線画操作の状態をも示す。線画エンジン６０が現行のラインを描くことを終 えた時、０にセットされる。開始時には、線画エンジン６０がラインリセットビ ットをトルクすることを除いてアボートすることができない。

表３ パターンポインタ　３ＣＦ、６１ｈ　５ビツト　（Ｒ／Ｗ）ビット　記述 ７〜５　予約（０） ４〜０　パターンポインタ 表３で示されたパターンポインタレジスタは、その内容が次ピクセルを生成する ために使われるラインパターンレジスタにおけるビット位置を示すために、５ビ ツト値（十進法の１〜３１）を使う。ラインリセットを含むリセット及び各線画 操作の終りで、３１にリセットされる。ビクセル発生の間にそれは各ビクセルカ ウントのために１デクリメントされる。各線画操作の終りで３１の値にリセット することは、ラインコマンドレジスタにおける保留パターンポインタビットによ って禁止することができる。このレジスタ中の値は、次の線画操作を始める時に 使用するためにラインパターンレジスタにビット位置を示すために、ラインを描 く前でセットされてもよい。

表４ パターン終了ポインタ　３ＣＦ、６２ｈ　５ビツト（Ｒ／Ｗ）ビット　記述 ７〜５　予約（０） ４〜０　パターン終了ポインタ 表４で記述されたパターン終了ポインタレジスタは、ラインパターンレジスタの より低いビット位置を示すことによってラインパターンの有効長を特定する。そ れで、パターン終了ポインタレジスタがｋであるならば、３１からｋへのパター ンビットが、ライン表現の間に使われる。電力増強又はリセットの後のその初め の値はＯである。

表５ 人造符号コード　３ＣＦ、６３ｈ　８ビツト（読出／書込）ビット　記述 ７〜３　予約　（０を書込及び読出） ２　デルタＸの符号　（０＝正、１＝負）１　デルタＹの符号　（０＝正、ｌ＝ 負）０　多数軸　（１デルタＸ１−１デルタＹ１の符号）表５で記述された人道 符号コードレジスタが、ラインの傾斜を記述する多数／少数軸符号コードを含む 。このレジスタは、Ｙルジスタが書き込まれる時に、線画エンジン６０によって セットされる。図６は、８進マツピングへの符号コードを示す。

表６ ラインビクセルカウント　３ＣＦ、６４．６５１１１６ビツト（読出／書込） 描かれるビクセル数 ビクセルカウント　ＬＰＮ＝ＯＬＰＮ＝１１５〜１０　未定義 ９〜Ｏビクセルカウント（符号なし） 表６で記述されたラインビクセルカウントレジスタが、線画エンジン６０のため にビクセルカウントを含む。このレジスタ中の記憶された値は、［描かれるビク セル数」　１として解釈される１０ビット符号なし整数である。これは多数軸座 標のためのラインの座標の最終点の差である。表６は、このレジスタの値及び最 後画素ヌル（ＬＰＮ）ビットセツティングに基づいて描かれるビクセルの数を指 示する。Ｙルジスタが書き込まれる時に、このレジスタは、線画エンジン６０に よってセットされビット　記述 １５〜１２　ピッ）１１の符号拡張を読み戻す１１〜０　エラー語（符号付き） 表７で定義されたラインエラー語レジスタが、線画アルゴリズムの内部ループに よって使われるために、初期エラー語を特定する。値は、範囲［−２０４８，， ２０４７］の値のために２の補数症の１２ビツトである。負の値は、読出操作で ビット［１５，，１２］　まで拡張された符号である。この値は、ｄ少数が少数 軸の寸法であり、ｄ多数が多数軸の寸法である限り、（２＊ｄ少数−ｄ多数）か ら計算される。ラインを描くこのレジスタのプログラミングはオプショナルであ る。供給されないならば、ハードウェアは、ラインの発生毎に必要とされたエラ ー語を生成する。このレジスタをセットすることは、ライン発生の少数軸方向に おけるビクセル運動のホストソフトウェアの初期制御を許容する。使用において 、ソフトウェアは、計算のみビットがラインコマンドレジスタにセットされた時 に、Ｘ、Ｙ座標のレジスタを書き込んだ後にこのレジスタの値をセットする。こ のレジスタは、Ｙルジスタが書き込まれる時に線画エンジン６０によってセット される。線画操作の終りで、このレジスタは、描かれた最後のビクセルのために エラー語の値へのセッＫｌ定数　３ＣＦ、６８，６９ｈ　（Ｒ／Ｗ）ビット　記 述 １５〜１１　予約　（０を書込及び読出）１０〜ＯＫ１　（符号なし） 表８で記述されたにｌレジスタが、線画パラメータ定数Ｋｌを特定する。値に１ は、ｄ少数が少数軸の寸法である限り、２＊ｄ少数として計算される。これは１ １ビット符号なし量である。

このレジスタは、Ｙｌ座標のレジスタが書き込まれる時に線画エンジン６０によ ってセットされる。

表９ に２定数　３ＣＦ、６Ａ、６Ｂｈ　（Ｒ／Ｗ）ビット　記述 １５〜１２　ピッ）１１の符号拡張を読み戻す。

１１〜ＯＫ２　（符号付き） 表９で記述されたに２レジスタが、線画パラメータ定数に２を特定する。値に２ は、ｄ少数が少数軸の寸法であり、ｄ多数が多数軸の寸法である限り、　（２＊ ｄ少数−２＊ｄ多数）として計算される。これは、１２ビット符号付き２の補数 量である。負の値は、読出操作でピッ）　［１５，，１２］　まで拡張された符 号である。読戻しく読出）において、ビット１１は、ビット１５〜１２まで拡張 された符号である。このレジスタは、Ｙ１座標レジスタが書き込まれる時に線画 エンジン６０によってセットｘｏ　６３ＣＯ，１１６ビツト（Ｒ／Ｗ）ビット　 記述 １５〜１０　未定義 ９〜０　開始Ｘ点（０＞＝Ｘｏ＞＝　１０２３）表１０で記述されたＸｏレジス タが、ライン開始点のＸ座標を特定する。適法値は０から１０２３の範囲である 。このレジスタは、電力増強又はリセットで０にセットされる。このレジスタ中 の値は、ラインリセットによって影響されない。

表１１ ｙｏ　６３ＣＸ２，３　１６ビツト（Ｒ／Ｗ）ビット　記述 １５〜１０　未定義 ９〜０　開始Ｙ点　（０＞＝ｙｏ＞＝　１０２３）表１１で記述されたｙｏレジ スタが、ライン開始点のＹ座標を特定する。適法値はＯから１０２３の範囲であ る。このレジスタは、電力増強又はリセットで０にセットされる。このレジスタ 中の値は、ラインリセットによって影響されない。

表１２ ラインパターン　８３Ｃ０１１，２，３３２ビツト（Ｒ／Ｗ） ビット　記述 ３１〜０　ラインパターン 表１２で記述されたラインパターンレジスタが、フレームバッファに描かれたラ インのパターンを示す。このレジスタ中の［１」ビットは、１のビット値がデー タバスに書き込まれて、ビクセルに拡張されたことを特定する。ラインパターン レジスタ中の「１」ビットが通常前景色ビクセルを代表する。このレジスタ中の ［０」ビットは、０のビット値がデータバスに書き込まれることを特定する。通 常［０」ビットは、背景色ビクセルを代表する。このレジスタが、電力増強及び リセットで１に初期化される。

表１３ ｘｌレジスタ　８３ＣＣ，Ｄ　１６ビツト　Ｒ／Ｗビット　記述 １５〜１０　未定義 ９〜０　終了Ｘ点（０＞＝Ｘ１＞＝　１０２３）表１３で記述されたＸｌレジス タが、ライン終了点のＸ座標を特定する。適法値はＯから１０２３の範囲である 。このレジスタは、電力増強又はリセットでＯにセットされる。このレジスタ中 の値は、ラインリセットによって影響されない。

表１４ Ｙｌレジスタ　８３ＣＥ、Ｆ　１６ビツト（Ｒ／Ｗ）ビット　記述 １５〜１０　未定義 ９〜Ｏ終了Ｙ点（０＞＝Ｙ１＞＝　１０２３）表１４で記述されたＹｌレジスタ が、ライン終了点のＹ座標を特定する。適法値はＯから１０２３の範囲である。

このレジスタは、電力増強又はリセットで０にセットされる。このレジスタ中の 値は、ラインリセットによって影響されない。

このレジスタアドレスへの書込は、線画エンジン６０を自動的に始動させる。計 算のみビットが線画コマンドレジスタにセットされるならば、このアドレスへの 書込は、線画エンジン６０を線画パラメータを計算させて、その後待機させる。

このレジスタへのバイトアクセスのために、両方のバイトは、線画エンジン６０ を自動的に始動させるために書き込まれなければならない。

線画エンジン６０は、速度を増加し、線画の柔軟性を増強する多くの特徴を形成 している。図７は、線画エンジン６０用の操作の自動開始、計算のみ及び線分列 モードを記述するフローチャート図を例示している。決定ブロック７０において はラインコマンドレジスタの開始ビットが検討される。開始ビットが「ｌ」にセ ットされるならば、線画エンジン６０は、図５のレジスタで記憶された現行の線 画パラメータによって定義されるようにラインを描くことを始める。開始ビット が「０」にセットされるならば、線画エンジン６０は、Ｙ１座標が決定ブロック ７２でＹｌレジスタに書き込まれるまで待機する。従って、線画エンジン６０は 、開始ビットが「ｌ」　（決定ブロック７０）にセットされ、或はＹｌがＹｌレ ジスタ（決定ブロック７２）に書き込まれるまで、待機する。決定ブロック７２ においてＹ１座標がＹｌレジスタに書き込まれるならば、上述のラインパラメー タがブロック７４で計算される。ラインパラメータが計算されて、（図５で示さ れた適当なレジスタに記憶され）だ後に、線画エンジン６０は、決定ブロック７ ６において計算のみビットがｒＯＪにセットされるか否かを決定する。ラインコ マンドレジスタの計算のみビットが［０」にセットされるならば、ラインは、ブ ロック７８で描かれる。線画エンジン６０は、計算のみビットが決定ブロック７ ６で「１」にセットされるならば、ブロック７８においてラインを描く前に、ラ インコマンドレジスタの開始ビットが決定ブロック８０で「１」にセットされる まで待機する。ラインを描いた後には線画エンジン６０が決定ブロック８２で保 持ｘｏ／ｙｏビットを検査する。保持Ｘ　ｏ／ｙ　Ｏビットが［０」にセットさ れるならば、ブロック８４においてＰ１座標（Ｘｏ、　Ｙｏ）が現行のピクセル 座標即ちラインの最後のビクセルにセットされる。計算のみモードに関して下に 記述されるように、ラインの最後のビクセルは、Ｘｌ及びＹｌレジスタによって 定義されたビクセルより異なってもよい。この特徴は、ビクセルが第１のライン の最後のビクセル及び第２のラインの第１のビクセルの間で共有される限り、線 分列の線画を容易にする。

図７で記述されるように、線画エンジン６０は、重要な速度及び柔軟性強化を形 成する。速度増加は、一連の接続されたライン８６として描かれたカーブを例示 する図８と関連して多分最良に理解される。各ライン８６は、終了点８８によっ て区切られる。先行技術においては、各ライン８６の走査が、各ラインを描く前 に少くとも３つのバスサイクル、即ちＸｏ及びＹｏが同時に書き込まれると仮定 すると、ｐｏ座標を書き込むための１つのバスサイクルと、ＰＬ座標を書き込む ための１つのバスサイクルと、グラフィックプロセッサに線画操作を始めるよう に命令するための１つのバスサイクルとを必要とする。多くのラインを描かなけ ればならない時には、グラフィックプロセッサに線画操作を始めるように命令す るための追加のクロックサイクルが、重要なオーバーヘッドを提供する。高解像 度のグラフィックプログラムにおいては、カーブを描くために用いたライン数が 図８で示されたものより極めて多いことが注目されるべきである。それで、自動 開始特徴に起因する時間の節減は重要かもしれない。

更に、図８からは、ラインの間の終了点８８が共有され、即ち１つのラインの最 後のビクセルが次ラインのための第１のビクセルになることが注目されるべきで ある。最後のピクセル座標（Ｐｌ）が自動的にＸｏ及びＹｏレジスタに書き込ま れる線分側特徴は、線画の速度を更に増加させる。自動開始モードと関連するこ のモードにおいては、ホストプログラムが、次ライン区分を描き始めるために、 Ｘｌ及びＹｌレジスタにのみ書き込む必要がある。Ｙｌレジスタが例示された実 施例で選択されて、線画プロセスを初期化するが、Ｘｌ又はＹｌレジスタがこの 目的に用い得ることが注目されるべきである。

計算のみモードは、線画エンジン６０を用いて重要な柔軟性を形成する。図７で 示されるように計算のみビットが「１」にセットされる時には、線画エンジン６ ０はブロック７４でラインパラメータを計算するが、開始ビットが［１」にセッ トされるまで、ブロック７８においてラインを描くことを進行しない。

これは、ラインを描く前にパラメータを修正するホストプログラムを許容する。

線画エンジン６０の好ましい実施例は、ラインが即ちラインコマンドレジスタの ０時の軸及び可逆可能ライン制御ビットを通して描かれる方法の幾つかの調整を 形成するが、線画パラメータの更なる制御が所望される例であってもよい。計算 のみモードで修正されてもよいパラメータは、ラインエラー語、Ｋ１及びに２定 数、人道符号コード及びラインピクセルカウントである。これらのパラメータは 図５で示されたレジスタに保持されて上述されている。好ましい実施例における 線画エンジン６０は、ラインを描くために、これらの５つのパラメータを使う。

終了点座標（Ｘｉ、Ｙｌ）がラインを描くために必要とされないが、中間のパラ メータを計算するために使われることは注目されるべきである。ラインパターン 、パターンポインタ及びパターン終了ポインタレジスタは、ラインにおける各ビ クセルのためにフレームバッファ３６にどの値を書き込むかを決定するために使 われる。線画エンジン６０のパターン機能がより詳細に後述される。

計算のみモードは、様々な操作で使われてもよい。例えば、（０，０）から（２ ０，１８）へのラインの傾斜を用いて、これら２つ座標間のラインの全長を測ら ないが、予め決定された長さのラインを描くために望ましいかもしれない。本発 明の線画エンジン６０においては、計算のみビットが［ｌ」にセットすることが でき、ｐｏ及びＰｌ用の座標が（０，Ｏ）及び（２０゜１８）として適当なレジ スタに書込むことができる。その後線画エンジン６０は、Ｙ１座標を受信する時 にラインパラメータを計算する。その後ラインビクセルカウントレジスタの値が 、所望の長さにラインをセットするために修正することができる。

計算のみモードの他の使用は、　（人造符号コードレジスタに記憶された）８進 数に基づいて、ラインエラー語をバイアスさせて、どのビクセルが所定のライン の実行に使用されるかを変更する。種々のアルゴリズムは可逆できるラインを実 行するために存在し、ラインエラー語レジスタは、ラインビクセルカウントを「 １」にセットすることによって、各ビクセルが描かれた後に修正することができ る。計算のみモードは、パラメータを計算し、ラインエラー語を所望の値に修正 するために使用できる。また、計算のみモードは、ＣＰＵ生成されたパターンを 形成するために使用できる。例えば、各最終点で終端する中実部分を有する２点 間の点線が要望されてもよい。点線への一定の傾斜を形成するためには、各点線 のためのパラメータが全部のラインの最終点の間のラインのためのパラメータを 使って、計算することができる。ＣＰＵは各区分のビクセルの数を計算して、そ れゆえにラインビクセルカウントレジスタを調節する。

保持Ｘｏ／Ｙｏビットを「０」にセットすることによって、Ｘ。

及びＹｏレジスタはそれが描かれた後に区分の終りにセットされる。その後パタ ーンレジスタ中のパターンは、前景色区分のためのｒｌｌｌ、、、ＩＩＩＪから 背景色区分のためのｒｏ　ｏ　ｏ。

、、０ＯＯＪに変わることができ、ラインピクセルカウントレジスタは、ブラン ク区分の所望の長さにセットされてもよい。

ブランクの区分は開始ビットが「１」にセットされる時に描かれる。これらのス テップは、点線の各区分毎にくり返されてもよい。コード化を容易にするために 、最後画素ヌルビットが［１」にセットすることができ、ラインビクセルカウン トレジスタが所望のビクセル数より大きい値にセットすることができる。

追加の柔軟性を形成する本発明の第３面は、Ｐｌレジスタを除いて全パラメータ をセットし、適当なレジスタにパラメータを書き込むホスト用途の能力である。

ブロック７０で開始ビットをセットすることによって、ラインは、ブロック７４ でのラインパラメータの中間計算なしで、パラメータレジスタに記憶された値を 用いてブロック７８で描かれる。

図９は、線画エンジン６０のバッファしている特徴を例示しているフローチャー ト図を例示する。決定ブロック９０においてホスト応用プログラムは、線分列が 描かれるべきであるが否かを決定する。描くべきならば、ラインコマンドレジス タの保持ＸＯ／ＹＯビットがブロック９２で「０」にセットされ、線分列を書き 込むべきでないならば、保持ＸＯ／Ｙｏビットの状態が重要でない。ブロック９ ６において、ｐｏ及びｐｉ座標はＸｏ、ｙｏ、Ｘｉ及びＹｌレジスタに書込まれ る。その後線画操作は、図７と関連して記述されるように続行する。しかしなが ら、線画操作の終了に先立って、ホスト応用は、線画操作の終了に先立って次の 組の座標をＸｏ、Ｙｏ、ｘｉ及びＹｌレジスタに書き込んでもよい。従って、決 定ブロック９８においては、ホスト用途は、バッファがビジーが否かを決定する ために、データバス回路６６で利用可能なバッファビジービットを検査する。線 画エンジン６０がラインを描いている時には、バッファビジービットが「１」に セットされ、座標が次ラインのために線画エンジン６０によって受信された。こ のバッファビジービットが「０」にセットされるならば、次ラインのための座標 が、ブロック１００のＰＯ，ＰＩｌレジスタ書き込まれてもよい。もし操作が線 分副操作であるならば、ホスト用途は、一般の最終点線画ケースより少数の処理 しか必要としないで、Ｘｌ及びＹｌレジスタへのみの書込を必要とする。さもな ければ、ホスト用途は、バッファが決定ブロック９８で忙しいならば、バッファ ビジービットがｒＯＪにセットされるまで、待つ。バッファしている時には、線 画エンジン６０が手動で始めることができず、計算のみモードが初期化できるが 、線画エンジン６０が自由になるまで、レジスタの内容が有効でない。

通常の使用において、パラメータレジスタは、線画エンジン６０がパラメータ書 込及び線画操作の序列化を強要してその現行の操作を完了するまで、新しい値で プログラムされていない。

線画エンジン６０がその操作を完了した時には、開始ビットが「０」にセットさ れる。この状態ビットは、線画エンジン６０がプログラムされてもよい時を特定 する。しかしながら、バッファの使用は、ソフトウェアは、バッファビジービッ トのみをチェックする必要があり、それゆえに線画操作の完了前に、パラメータ 書込及び線画操作の重複を形成する座標のレジスタをセットしてもよい。

線画エンジン６０は、パターンラインとして全てのラインを扱う。ラインの各ビ クセル毎に、ラインパターンレジスタは、前景又は背景ビクセルがフレームバッ ファ３６に書き込まれるか否かを決定する。パターン中のビットが「１」である ならば、前景色レジスタ（図示路）に記憶された値がフレームバッファ３６に書 き込まれ、同ビットが［０」であるならば、背景色レジスタ（図示路）に記憶さ れた値がフレームバッファ３６に書き込まれる。前景及び背景色レジスタはデー タバス回路６６に配置されている。

パターンラインに関する線画エンジン６０の操作が、図１０と関連して例示され る。ブロック１０２において、ビクセル色は、パターンポインタレジスタによっ て指示された位置で、ラインパターンレジスタのビットによって指示された値に セットされる。３２ビツトラインパターンレジスタにとっては、パターンポイン タが通常操作下で３１で始まり、０までにデクリメントする。決定ブロック１０ ４において、線画エンジン６０は、ラインコマンドレジジスタの最後画素ヌルビ ットがセットされるか否かを決定し、現行のビクセルがラインの最後のビクセル であるか否かを決定する。現行のビクセルがラインの最後のビクセルでないなら ば、或いは最後画素ヌルビットが「０」にセットされているならば、ブロック１ ０２で決定されたビクセル色はブロック１０６においてフレームバッファ３６に 書き込まれる。後述されるように、メモリへの書込がラスク操作を伴ってもよい 。もし最後画素ヌルビットが「１」にセットされ、現行のビクセルが最後のビク セルであるならば、線画エンジン６０は、フレームバッファ３６に書き込まない 。決定ブロック１０８で線画エンジン６０は現行のビクセルがラインの最後のビ クセルであるか否かを決定する。現行のビクセルが最後のビクセルであるならば 、線画エンジン６０は、ラインコマンドレジジスタの保留パターンビットが［０ 」にセットされるか否かをみるために検査する。もしそうならば、ブロック１１ ２でパターンポインタレジスタは、３２ビツトパターンポインタレジスタ用に「 ３１」にリセットされる。保留パターンビットが決定ブロック１１０で「１」に セットされるならば、或いは現行のビクセルが決定ブロック１０８で最後のビク セルでないならば、線画エンジン６０は、パターンポインタレジスタに記憶され た値が決定ブロック１１４でパターン終了ポインタレジスタに記憶された値より 大きいか否かをみるためにチェックする。もしそうでなければ、パターンポイン タレジスタはブロック１１２で「３１」にリセットされる。もしパターンポイン タレジスタに記憶された値が決定ブロック１１４でパターン終了ポインタレジス タに記憶した値より大きく、現行のビクセルがブロック１１５で［１」にセット された最後画素ヌルビットを有するラインの最後のビクセルでないならば、パタ ーンポインタレジスタは、ブロック１１６でデクリメントされる。プログラム制 御は、パターンポインタレジスタの新規値によって指示されたラインパターンレ ジスタ中のビットによって指示された値に、ラインの次ピクセルがセットされた ブロック１０２に戻る。もし現行のビクセルがラインの最後のビクセルであり、 最後画素ヌルビットが「１」にセットされるならば、パターンポインタレジスタ はデクリメントされない。

パターン終了レジスジスタは、ラインパターンレジスタの全部又は部分を備えた ビットの周期化を形成する。例えば所望のパターンは、７つの前景ピクセル及び ７つの背景ピクセルを交互にしてもよい。この場合、ラインパターンレジスタの ビット２５〜３１が「１」にセットされ、ラインパターンレジスタのビット１８ 〜２４が「０」にセットされる。パターン終了ポインタレジスタは、　「１８」 にセットされる。

保留パターンビットは、パターンが２又はそれ以上のラインを続行するか否かを 特定する。換言すれば、保留パターンビットが［１」にセットされるならば、ラ インパターンレジスタ及びパターン終了ポインタによって定義されたパターンは 各ライン区分の終りで「３１」にパターンポインタレジスタをリセットしないで 線分列に亙って続行する。

最後画素ヌルビットは、ラインの最後のピクセルがフレームバッファ３６に書き 込まれるか否かを特定する。この制御ビットの使用は、第１のラインの最後のピ クセルが次のラインの第１のピクセルであるラスタ操作の線分列に主に適する。

フレームバッファ３６への書込が、ラスタ操作コードレジスタによって制御され る。ラスタ操作コードレジスタに記憶された値は、ソースピクセル（ブロック１ ０２で決定されたピクセル値）で実行された論理的操作及びフレームバッファに 既に記憶された対応のピクセルを定義する。ラスタ操作が特定されるならば、デ ータバス回路は、目標ピクセルがメモリから回復され、ソースピクセルを有する 論理的操作及び結果がフレームバッファに記憶される読出修飾書込操作を実行す る。

表１５ ラスタ操作コード レジスタ値　ラスタ操作 ｏｏｏｏ　。

０００１　！　（Ｄ＋５） ００１０　Ｄ＆（！５） ００１１　！５ ０１００　（！Ｄ）＆５ ０１０１　！Ｄ ０１１０　Ｄ　ＸＯＲ５ ０１１１！（Ｄ＆５） １０００　Ｄ＆５ １００１　Ｄ　ＸＮＯＲ５ １０１０Ｄ １０１１　Ｄ＋（！Ｓ） 定義　Ｄ＝行き先 Ｓ＝ソース ！＝否定 ＆−輪理積 ＋＝論理和 論理的操作がフレームバッファメモリで実行される限り、同じピクセル位置への ２重書込が、意に反した影響を起こすかもしれない。それ故、最後画素ヌル状態 ビットは、ラスタ操作が線分列の頂点での単一ピクセルで二度実行されることを 防止している。

本発明は、先行技術より重要な有利な立場を形成する。自動開始、パラメータバ ッファリング及び線分列モードはラインを描く速度を非常に増加させる。計算の み及びパターンピクセル操作は、ラインを描くことの増加した柔軟性及び制御を 形成する。

本発明及びその利点が詳細に記述されたが、追加された請求の範囲によって定義 されるように、種々の変更、代用及び変形が発明の精神及び範囲から逸脱しない でここになされ得ることが理解されるべきである。

ＦＩＧ、５ ＦＩＧ、６ ＦＩＧ、９ フロントページの続き （８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、ＰＴ、ＳＥ） 、０Ａ（ＢＦ、ＢＪ、ＣＦ、ＣＧ、ＣＩ、ＣＭ、ＧＡ、ＧＮ、ＭＬ、ＭＲ，ＳＮ 、ＴＤ。

ＴＧ）、　ＡＴ、　ＡＵ、　ＢＧ、　ＢＲ，ＣＡ、　ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＩ、ＧＢ、ＨＵ、ＪＰ、ＫＲ，ＮＬ、ＮＯ，ＰＬ、　ＲＯ，ＲＵ 、５Ｅ （７２）発明者　フォンテノート、ダーウィンアメリカ合衆国テキサス州７７０ ９０ヒユーストン・ロメーヌ・レイン１０１４ （７２）発明者　バイラ、リチャード・エルアメリカ合衆国テキサス用７７０７ ０ヒユーストン・ブルドン・リッジ１３５５５アパートメント＃　１６２３ （７２）発明者　ウェルカー、マーク・ダブリュアメリカ合衆国テキサス州７７ ３８９スプリング・上ヨリ・フレスト６３１４ （７２）発明者　ウッド、ポール・ビーアメリカ合衆国テキサス用７７３８９ス プリング・デモクラシー・コート８０３４ （７２）発明者　プレセンハム、ジャック・イーアメリカ合衆国サウス・カロラ イナ州 ２９７３２０ツク・ヒル・リッチモンド・ドライブ１１３１

Claims (1)

1. 【特許請求の範囲】 １、ピクセルデータを記憶するビデオメモリと、前記ビデオメモリ中のピクセル のラインを定義している一連のアドレスを生成する回路と、 アドレスの前記生成された序列に対応している一連のパターンユニットを記憶す る第１のメモリと、現行のパターンユニットを指示している値を記憶する第２の メモリと、 前記現行のパターンユニットに応答して生成されたアドレスで前記ビデオメモリ に書込む回路と、 制御値を記憶する第３のメモリと、 次のパターンユニットを指示するために、前記ビデオメモリヘの書込み後に第２ のメモリを更新する回路とを備え、前記更新回路は、次の序列パターンユニット に前記第２メモリを選択的に更新するために操作でき、又は前記制御値に応答し て前記ビデオメモリにラインの最後のピクセルを書き込んだ後に、予め決定され たパターンユニットに前記第２メモリをリセットすることを特徴とする線画回路 。 ２、各パターンユニットがビットを備える請求の範囲第１項記載の回路。 ３、前景色を指示する値を記憶する前景色メモリと、背景色を指示する値を記憶 する背景色メモリとを更に備え、前記第１のメモリの各ビットの値が色メモリの １つを指示する請求の範囲第２項記載の回路。 ４、ラインの第１の最終点の座標を記憶する第１の最終点メモリを更に備えた請 求の範囲第１項記載の回路。 ５、前記第１の最終点メモリに最後のピクセルの座標を遷移する回路を更に備え た請求の範囲第４項記載の回路。 ６、第２の制御値を記憶する第４メモリを更に備え、前記書込回路は、前記第２ 制御値に応答してラインの最後のピクセルを選択的に書き込む請求の範囲第１項 記載の回路。 ７、前記更新回路は、前記第２制御値に応答して第２のメモリを選択的に更新す る請求の範囲第６項記載の回路。 ８、所望のパターンで最後のパターンユニットを指示するパターン終了ポインタ を記憶する第４のメモリと、前記パターン終了ポインタに応答して予め決定され たパターンユニットに第２のメモリを更新する回路とを更に備えた請求の範囲第 １項記載の回路。 ９、ビデオメモリでピクセルデータを記憶し、第１のメモリ中の一連のパターン ユニットを記憶し、第２のメモリ中の現行のパターンユニットを指示する値を記 憶し、 現行のパターンユニットに応答して生成されたアドレスで前記ビデオメモリに書 き込み、 次の序列パターンユニットを指示するために、前記ビデオメモリヘの書込後に第 ２のメモリを又は前記ビデオメモリにラインの最後のピクセルを書き込んだ後に 予め決定されたパターンユニットを選択的に更新するステップを備えたグラフィ ックプロセッサを有する線画方法。 １０、一連のパターンユニットを記憶する前記ステップは、一連のパターンビッ トを記憶するステップを備える請求の範囲第９項記載の方法。 １１、前景及び背景色を記憶するステップを更に備え、前記書込ステップは、前 記現行のパターンユニットに応答して前記ビデオメモリに前景又は背景色を書き 込むステップを備える請求の範囲第１０項記載の方法。 １２、第１の最終点メモリ中のラインの第１の最終点の座標を記憶するステップ を更に備える請求の範囲第９項記載の方法。 １３、前記第１の最終点メモリにラインの最後のピクセルの座標を遷移するステ ップを更に備える請求の範囲第１２項記載の方法。 １４、第４メモリにおける第２の制御値を記憶するステップを更に備え、前記書 込ステップは、前記第２制御値に応答してラインの最後のピクセルに対応する生 成されたアドレスで前記ビデオメモリに書き込むステップを備える請求の範囲第 ９項記載の方法。 １５、所望のパターンで最後のパターンユニットを指示するパターン終了ポイン タを記憶し、 前記パターン終了ポインタに応答して予め決定されたパターンユニットに第２の メモリを更新するステップを更に備えた請求の範囲第９項記載の方法。 １６、プロセッサと、 ディスプレイと、 前記プロセッサ及び前記ディスプレイに結合されたグラフィックプロセッサとを 備え、 前記グラフィックプロセッサは、 ピクセルデータを記憶するビデオメモリと、前記ビデオメモリ中のピクセルのラ インを定義する一連のアドレスを生成する回路と、 アドレスの前記生成された序列に対応する一連のパターンユニットを記憶する第 １のメモリと、 現行のパターンユニットを指示する値を記憶する第２のメモリと、 前記現行のパターンユニットに応答して生成されたアドレスで前記ビデオメモリ に書き込む回路と、制御値を記憶する第３メモリと、 次のパターンユニットを指示するために、前記ビデオメモリヘの書込後に第２の メモリを更新する回路とを備え、前記更新回路は、次の序列パターンユニットに 前記第２メモリを選択的に更新するために操作でき、又は前記制御値に応答して 前記ビデオメモリにラインの最後のピクセルを書き込んだ後に、予め決定された パターンユニットに前記第２メモリをリセットすることをと特徴とするコンピュ ータシステム。 １７、各パターンユニットがビットを備える請求の範囲第１６項記載のコンピュ ータシステム。 １８、前景色を指示する値を記憶する前景色メモリと、背景色を指示する値を記 憶する背景色メモリとを更に備え、前記第１のメモリの各ビットの値が色メモリ の１つを指示する請求の範囲第１７項記載のコンピュータシステム。 １９、ラインの第１の最終点の座標を記憶する第１の最終点メモリを更に備えた 請求の範囲第１６項記載のコンピュータシステム。 ２０、前記第１の最終点メモリに最後のピクセルの座標を遷移する回路を更に備 えた請求の範囲第１９項記載のコンピュータシステム。 ２１、第２の制御値を記憶する第４メモリを更に備え、前記書込回路は、前記第 ２制御値に応答してラインの最後のピクセルを選択的に書き込む請求の範囲第１ ６項記載のコンピュータシステム。 ２２、前記更新回路は、前記第２制御値に応答して第２のメモリを選択的に更新 する請求の範囲第２１項記載のコンピュータシステム。 ２３、所望のパターンで最後のパターンユニットを指示するパターン終了ポイン タを記憶する第４のメモリと、前記パターン終了ポインタに応答して予め決定さ れたパターンユニットに第２のメモリを更新する回路とを更に備えた請求の範囲 第１６項記載のコンピュータシステム。