JPH07504076A - ２重エッジトリガ型メモリー装置及びシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、デジタル電子回路に関し、特にクロック信号に応答して周期的に論理 状態が更新される同期回路に関する。

２、従来技術の説明 デジタル回路は、よく同期操作のために設計される。すなわち、それらはクロッ ク信号と共に用いられる傾向があり、クロック信号の有効エツジが発生する毎に 、回路の出力値が更新される。あるシステムに対して、有効エツジは、クロック 信号の立上がりエツジと定義されてもよく、別のシステムにおいては、有効エツ ジは立下がりエツジと定義されてもよい。

同期論理回路は、データ記憶素子、及び組合せ論理素子によって構成される。

そのデータ記憶素子は、Ｄフリップフロップ、ＪＫフリップフロップ及びクロッ ク動作のＴフリップフロップのような異なる梨の種類のフリップフロップのいず れかであることができる。Ｄフリップフロップにおいて、その出力は、クロック パルスの有効エツジが到達する時、Ｄ入力上の値と等しくなるように更新される 。

ＪＫフリップフロップにおいて、その出力は、クロックパルスの有効エツジが到 達する時、以下の規則に従って、Ｊ及びＫの入力値に応答して更新される：その 規則において、Ｊ＝Ｏ及びに＝０ならば、出力は変化せず；Ｊ＝１及びに＝１な らば、出力は反転し：Ｊ≠にならば、出方はＪの入力の値と一致するように更新 される。クロック動作のＴフリップフロップにおいて、クロックパルスの有効エ ツジが到達する時、Ｔ入力が０であれば、出力は変化せず、Ｔ人力がハイであれ ば、出力は反転する。他の型のフリップフロップが用いられてもよく、同じシス テムにおいて、異なる梨のフリップフロップが用いられてもよい。

デジタル回路の同期設計思想は、状！１３！機械モデルとして知られるものに、 一般化さＬ形式化されてきた。このモデルにおいて、（もっと大きい装置の一部 、もしくは全てを構成することができる）機械における全記憶素子が、いずれの 任意の時間においても、機械の状態を示す“現在の状態ベクトル”を形成するも のと考えられている。より詳細には、それぞれの記憶素子が、１ビツトの情報を 記憶し、且つ出力すると仮定すると、全記憶素子の出力値が、モデル化されてい る機械の現在の状態ベクトルを形成する。

状態機械モデルにおいても、それぞれの記憶素子が、■もしくはそれ以上のデー タ人力を存する。Ｄ盟記憶素子は、例えば、ただ１つのデータ入力しか存さない が、ＪＫｕ記憶素子は、２つ（Ｊ及びＫ）のデータ入力を有する。

その状態機械モデルは、記憶素子に適用するための“次の状態２回路も含み、そ の回路は、“次の状態ベクトル“を生成する。次の状態論理回路が、１つもしく はそれ以上の現在の状態ベクトル素子の、及び／又は、１つもしくはそれ以上の 機械への別の入力の、単純に組合せ機能として次の状態ベクトル出力を発生する 、単純な組合せ論理回路である。組合せ回路のそれぞれの出力は、記憶セルの入 力の各々１つに接続される。もし２もしくはそれ以上の次の状態ベクトルの値が 、（ＪＫ記憶セルの場合のように）それぞれの記憶セルに適用されたとしても、 °次の状態ベクトル”は、記憶セルの入力に適用される値の組によって構成され る。用語°組合せ”は、導線のように単純な回路か、もしくは多レベルシーケン スの論理ゲートのように複雑な回路を示すことが可能である。

状態機械モデルにおいて、機械の出力が、現在の状態、及び／又は、別の入力信 号の機能としての組合せ論理回路によって生成される。用語“組合せ”が単純な 導線を含むので、このモデルは、その出力が、現在の状態ベクトル、次の状態ベ クトル、及び／又は、機械への外部入力の、組合せ機能である機械と同様に、１ つもしくはそれ以上の記憶素子の出力から、直接に出力される機械を含む。

フリップフロップのようなエツジトリが記憶素子の代わりに、ラッチのようなレ ベルトリガ記憶素子を用いて、設計されるシステムがある。それらのシステムの いくつかにおいて、あるラッチはクロック信号がハイの時、透過的であり、クロ ック信号がローの時、不透過的であるが、他のラッチはクロック信号がローの時 、透過的であり、クロック信号がハイの時、不透過的である。これらのシステム は、透過的ラッチ素子の出力における変化が、次のクロック転移の時、ラッチか 不透過的になる前に、組合せ回路を通って、ラッチの入力に戻って伝播する競合 状態が起きないことを確実にするために、慎重な設計が要求される。

同期論理設計は、非常に多くの単純な、及び、複雑なシステムに対して効果的に 使用されてきた。集積回路設計において、システムは、プリント回路基板トレー スに沿って、外部電源から与えられるクロック信号を伴って、１つもしくはそれ 以上の集積回路チップに組み入れられることができる。クロック周波数は増大し てきたが、そのような高い周波数のクロック信号を種々のチップに与えることが 、より困難になってきた。これらの周波数において、トレースが大きい誘導抵抗 を示し始めるため、その問題は、プリント回路基板において拡大される。

この問題を処理するために、フェーズロックループ（ＰＬＬ）に基づいた周波数 逓倍器を、オンチップ（チップ上）に組み入れるシステムかある。従って、例え ば、もしチップ下のシステムを、５０ＭＨｚにおいて作動させたいならば、外部 回路は２５ＭＨｚのクロック信号を与える必要しかなく、その信号は、チップ上 の記憶セルのためのクロック信号を発生させるために、ＰＬＬによって２倍にさ れるのである。しかしながら、ＰＬＬを使用することは、それらが代表的に、コ ンデンサー及び抵抗器をオフチップ（チップ外）に必要とするため、それによっ て、構成要素数及びビン使用が増加し、不利益である。

発明の概要 本発明において、クロック入力の立上がりエツジ、及び、立下がりエツジの両方 によって出力を更新する、二重エツジトリがメモリーセルを使用して、同期機械 が設計される。

図面の簡単な説明 本発明は、詳細な実施例に関して記されており、図面によって参照される。

図１は、同期状態機械モデルのブロック図である。

図２は、図１の記憶セルのうちの１つの論理レベルの詳細図である。

図３は、図２のセルの動作を示すタイミング図である。

図４及び図６は、図２のセルにおいて使用可能なりフリップフロップのトランジ スターレベルの概略図である。

図５及び図８は、図２のセルにおいて使用可能なマルチプレクサ−のトランジス ターレベルの概略図である。

図７は、図６において使用される図記号を定義する。

詳細な説明 図１は、同期状ｒＢＢｌ械に対するモデルのブロック図を示す。これは２つの基 本部分を有する＝１つもしくはそれ以上の記憶セル１２、及び、組合せ論理回路 １４である。記憶セル１２のそれぞれが、Ｑ出力、クロック入力、及び少なくと も１つのデータ入力を有する。図１において、記憶セルが、ＤＵ記憶セルとして 示され、それぞれのセルが、１つのデータ人力りを有する。しかしながら、他の 型の記憶セルが、本モデルにおいて使用され得ることが理解されるだろう。

それぞれの記憶セル１２のＱ出力は、組合せ論理回路１４の各々のｑ、入力に接 続されており、それぞれの記憶セル１２のＤ入力は、組合せ論理回路１４の各々 のｄ、出力を受け取るために、接続される。組合せ論理回路１４は、更に、複数 の外部人力Ｘ＋を有し、複数の外部出力Ｚ、を生成する。本図は、組合せ論理回 路１４に与えられる総数ｎのＱ出力、及び、記憶セル１２のＤ入力に戻って与え られる同数ｎの組合せ論理回路１４の出力を示すが、もし記憶セルＩ２のいくつ かが、異なる数のデータ入力を備える異なる型であるならば、これらの２つの数 が等しくなる必要がないことは理解されるだろう。同様に、図１は総数りの２゜ 出力、及び総数ｍのＸ１人力を示す。ここで用いられているように、組合せ論理 経路が、単純な導線から構成できるので、図１のモデルが、入力信号が記憶セル １２のＤ入力に、直接的にもしくは論理ゲートを介して与えられるＢ１？Ｌ且つ 、組合せ論理回路１４のＺ、出力が、記憶セル１２のＱ出力から直接的にもしく は論理ゲートを介して与えられる機械の両方の型を示す。

図２は、図１の記憶セル１２のうちの１つの論理レベル図を示す。図２において 示された個々の論理ブロックは、異なる論理ブロックの機能のいくつかを組み合 わせることによって、遅延の軽減及び／又は空間の節約が達成されるため、実際 に実施する際に、別の論理ブロックである必要はないことが理解されるだろう。

図１に関して述べられたように、それぞれの記憶セル１２が、Ｄ入力３０、クロ ック人力３２及びＱ出力３４を存する。Ｄ入力３０は従来のＤフリップフロップ ３６のＤ入力、及び従来のＤフリップフロップ３８のＤ入力に接続される。クロ ック人力３２は、フリップフロップ３６のクロック入力に接続さ札且っ、インバ ーター４０を介してフリップフロップ３８のクロック入力に接続される。フリッ プフロップ３６の（ＱＡとして同定される）Ｑ出力が、マルチプレクサ−４２の “０″入力に接続され、且つ、フリップフロップ３８の（Ｑ、として同定される ）Ｑ出力が、マルチプレクサ−４２の“ｌ”入力に接続される。インバーター４ ０の出力が、マルチプレクサ−４２の選択（“Ｓ”）入力に接続さね、マルチプ レクサ−４２のＱ出力が、記憶セル１２のＱ出力３４である。本実施例において 、フリップフロップ３６及び３８は、それぞれ立上がりエツジトリガフリップフ ロップである。

図３は、図２の記憶セルの動作を理解するために用いられるタイミング図である 。図３において示されるように、ライン３２（図２）に到達するクロック信号が 、立上がりエツジ及び立下がりエツジの交互する列を存する方形波であると仮定 する。更に、時間Ｔ１において、立上がりエツジがクロック信号中に発生すると 仮定する。時間Ｔ、において、記憶セル１２のＤ入力３０の信号が、論理０であ ると仮定する。クロック及びＤ信号が、直接Ｄフリップフロップ３６のクロック 及びＤ入力に接続されるため、時間Ｔ、のクロック信号の立上がりエツジの時、 フリップフロップ３６の出力が、前の状態から論理Ｏに変化する。このことは、 タイミング図においてＱＡと明示されたラインに示される。出力ＱＡは、時間Ｔ 。

における次の立上がりエツジまで、再度変化しない。

時間り、において、クロック信号の立下がりエツジがライン３２に到達する。

この信号が、インバーター４０によって反転され、フリップフロップ３８のクロ ック入力に与えられ、それによって、フリップフロップ３８に時間Ｔ＋、ｓにお けるＤ入力３０の値を加える。時間Ｔ、１こおいて、Ｄが論理０であると再度仮 定すると、フリップフロップ３８の出力Ｑ、が、時間Ｔ１．において、論理０に 変化する。このことは、図３のタイミング図において、Ｑ、と明示されたライン において示される。

時間Ｔ１．の後であって、時間Ｔ！におけるクロック信号の次の立上がりエツジ の前の、ある時間において、記憶セル１２へのＤ入力３０が論理ｌに変化し、時 間Ｔｔと時間Ｔ１６間のある時間まで、その状態を保つと仮定する。図３におい て示されるように、このことは、時間Ｔ、におけるフリップフロップ３６のＱ。

出力において反映され、且つ、Ｄ入力がハイの間、クロック信号３２の立下がり エツジが到達しないため、フリップフロップ３８のＱ、出力においては、全く反 映されない。

時間Ｔ、ｓにおいて、クロック信号３２が立下がりエツジを有する。Ｄ入力３０ が論理０であるため、フリップフロップ３８のＱ、出力は、その時、論理Ｏから 変化しない。時間’Ｌにおいて、Ｄ入力３０は論理０であり、それによって、フ リップフロップ３６に論理０を加える。クロック信号３０の次の立下がりエツジ が時間’Ｌ、ｓｌこおいて生じ、その時間においてＤ信号３０がハイであり、図 ３のタイミング図のＱ、ラインに示されるように、論理ｌがフリップフロップ３ ８に加えられる。

この過程は、フリップフロップ３６のＱＡ出力が、クロック信号３２の各立上が りエツジが到達する時のＤ入力３００レベルに応答して変化し、且つ、Ｑ、出力 が、クロックパルス３２の各立下がりエツジが到達する時のＤ入力のレベルに応 答して変化しながら、連続する。

図２において示されるように、マルチプレクサ−４２の選択人力Ｓが、インバー ター４０の出力に接続されており、フリップフロップ３８のクロック入力に与え られるのと同じである、反転されたクロック信号を受け取る。従って、クロック 信号３２がハイである時は、常に、マルチプレクサ−４２は、記憶セル１２のＱ 出力３４に信号ＱＡを与え、且つ、クロック信号３２がローである時は、常に、 マルチプレクサ−４２は、記憶セル１２のＱ出力３４に信号Ｑおを与える。従っ て、時間Ｔ、と時間Ｔ１間において、クロック信号３０がハイである時、記憶セ ル１２のＱ出力が、その時ＱＡが変化している値を表すように変化する。時間Ｔ ＋、ｓと時間Ｔ１間において、マルチプレクサ−は、論理０であるＱ、を選択す る。従って、図３のタイミング図で明示されたＱのラインにおいて示されるよう に、Ｑ出力３４が、時間Ｔ１においてローになり、時間Ｔ、までローのままであ る。時間Ｔ！と時間Ｔｓ、ｓ間において、クロック信号３０がハイであり、マル チプレクサ−４２が、Ｑ出力３４上にＱＡを選択する。この時ＱＡがハイである ため、Ｑもまたこの時ハイになる。時間Ｔ１ｓと時間Ｔ、間において、クロック 信号３２がローであり、マルチプレクサ−４２はＱＩｌを選択する。この時Ｑ、 がローであるため、Ｑ出力３４もまたローになる。

時間Ｔ、において、クロック信号３２が再度ハイになり、マルチプレクサ−４２ がＱＡを選択する。しかし、ＱＡが時間Ｔ、においてローになるため、記憶セル １２のＱ出力３４は時間Ｔｓ、ｉまでローのままである。時間Ｔ、ｓにおいて、 マルチプレクサ−４２が、ちょうどハイになったＱ、を選択する。そのために、 本Ｑ出力３４が、時間Ｔ２．ｌにおいてハイになる。

記憶セル１２のＱ出力３４が、クロック信号３２の半周期毎に変化でき、従って 、図１の状態機械が動作できる周波数を、クロック信号の周波数に関連して効果 的に、２倍にしていることが理解される。フリップフロップ３６及び３８及びマ ルチプレクサ−４２を構成する回路は、生じ得るスイッチングの過渡現象を最小 にするために、注意深く設計されるべきである。

図４は、図２におけるフリップフロップ３６及び３８を実施するために使用でき る従来の“スタックインバーター”型Ｄフリップフロップのトランジスターレベ ルの概略図である。図４の回路動作は、従来のものであり、ここで説明を要しな い。

図５は、図２において示されるマルチプレクサ−４２を実施するために使用でき る従来の“スタックインバーター”型マルチプレクサ−のトランジスターレベル の概略図である。図５の回路動作は、従来のものであり、ここで説明を要しない 。

図６は、図２におけるフリップフロップ３６及び３８を実施するために使用でき る従来の“バスゲービ型フリップフロップのトランジスターレベルの概略図であ る。図６の回路動作は、従来のものであり、ここで説明を要しない。図７は、図 ６において使用される“バスゲート”図記号のトランジスターの構成を示す。

図８は、図２のマルチプレクサ−４２を実施するために使用できる従来の“パス ゲービ型マルチプレクサ−のトランジスターレベルの概略図である。図８の回路 動作は、従来のものであり、ここで説明を要しない。

上記のように、トランジスターレベルにおける記憶セル１２の構造は、図２にお いて示される種々の論理レベル要素の機能のいくつかを併合することによって、 最適化されることができる。

本発明は、その詳細な実施例に関して記されてきたが、その範囲の中で、数多く の変更が可能であることが理解されるだろう。

ＦＩＧ、ｉ

Claims (16)

【特許請求の範囲】
1. １．少なくとも１つの入力信号とクロック信号からなる入力セットを有し、前記 クロック信号が、一連の交互の立上がりエッジ及び立下がりエッジ転移を有する ものである前記入力セットを使用するための回路であって、論理状態を記憶する ための記憶手段；及び前記クロック信号のエッジ転移の各々の時間において、入 力セットの状態に応答して前記論理状態を更新するための更新手段、を有するこ とを特徴とする回路。
2. ２．前記入力セットはＤ入力信号からなり、前記論理状態は１つの２進ビットＱ からなり、更に前記更新手段は、前記クロック信号におけるエッジ転移の各々の 時間において、前記論理状態を、Ｄ入力信号の状態に更新することを特徴とする 請求項１に記載された装置。
3. ３．前記入力セットは、Ｊ入力信号及びＫ入力信号からなり、前記論理状態は単 一の２進ビットＱからなり、更に前記更新手段が、 もし前記Ｊ及びＫ信号が、前記クロック信号における各々の任意のエッジ転移の 時、第１の予め決定された２進値であるならば、以前の値である論理状態のまま であり、 もし前記Ｊ及びＫ信号が、前記クロック信号における各々の任意のエッジ転移の 時、第２の予め決定された２進値であるならば、論理状態の値を反転し、もし前 記Ｊ及びＫ信号が、前記クロック信号における各々の任意のエッジ転移の時、反 対の２進値であるならば、論理状態の値を、前記Ｊ及びＫ入力信号のうちの予め 決定された１つの状態に更新することを特徴とする請求項１に記載された装置。
4. ４．一連の交互の立上がりエッジ及び立下がりエッジ転移を有するクロック信号 を使用するための状態機械であり、 少なくとも１つの要素を有する、現在の状態ベクトルを記憶するための記憶手段 ； 少なくとも１つの要素を有する、次の状態ベクトルを与えるための次の状態手段 ：及び 前記クロック信号における各々の交互のエッジ転移の時、次の状態ベクトルの内 容に応答して、現在の状態ベクトルの各々の要素を更新する更新手段を有するこ とを特徴とする状態機械。
5. ５．前記記憶手段は、各々がＤ入力及びＱ出力を有する複数の記憶セルを有し、 各Ｄ入力は、次の状態ベクトル要素の１つを次の状態手段から受け取るために結 合されており、各Ｑ出力は、現在の状態ベクトルの各々の要素を伝えており、前 記更新手段は、前記クロック信号における各エッジ転移の時、セルの任意の１つ のＱ出力を、セルの任意の１つのＤ入力の状態に更新することを特徴とする請求 項４に記載された装置。
6. ６．前記記憶手段は、Ｊ入力、Ｋ入力及びＱ出力の各々を有する複数の記憶セル を含み、前記Ｊ及びＫ入力のそれぞれは、次の状態手段から、各々の次の状態ベ クトル素子を受け取るために結合されており、それぞれのＱ出力は、各々の現在 の状態ベクトル素子を伝え、且つ、 前記更新手段は、 もし任意のセルのＪ及びＫ入力の両方が、クロック信号における各々のエッジ転 移の時、第１の予め決定された２進値であるならば、各々の任意のセルを、前の 状態であるＱ出力のままにし、 もし任意のセルのＪ及びＫ入力の両方が、クロック信号における各々のエッジ転 移の時、第２の予め決定された２進値であるならば、任意のセルのＱ出力の値を 反転し、 もし任意のセルのＪ及びＫ入力が、クロック信号における各々のエッジ転移のの 時、反対の２進値であるならば、予め決定されたＪ及びＫ入力のうちどちらかの 状態に、任意のセルのＱ出力を更新することを特徴とする請求項４に記載された 装置。
7. ７．前記次の状態手段は、前記現在の状態ベクトルの少なくとも１つの素子に応 答して、次の状態ベクトルを、少なくとも部分的に与えるための組合せ論理手段 を有することを特徴とする請求項４に記載された装置。
8. ８．外部入力信号を更に使用することによって、前記次の状態手段は外部入力信 号に応答して、次の状態ベクトルを与えることを特徴とする請求項７に記載され た装置。
9. ９．少なくとも１つの素子を有する出力ベクトルを与えるための組合せ出力手段 、及び、前記現在の状態ベクトルに応答して、前記出力ベクトルを少なくとも部 分的に与えるための前記出力手段を更に有することを特徴とする請求項４に記載 された装置。
10. １０．外部入力信号を更に使用することによって、前記出力手段が、前記外部入 力信号に応答する出力ベクトルを与えることを特徴とする請求項９に記載された 装置。
11. １１．一連の交互の立上がりクロックエッジ及び立下がりクロックエッジを有す るクロック信号を使用するための装置であって、それぞれがＱ出力、及び少なく とも１つのデータ入力を有する、複数の記憶セル；及び セルの第１の入力に接続された第１出力、セルの第２の入力に接続された第２出 力、及び第１セルと第２セルの１つのＱ出力に接続された第１入力を有する組合 せ手段を備え、 前記記憶セルのそれぞれが、各々の交互する立上がりクロックエッジ及び立下が りクロックエッジにおいて、そのデータ入力の値に応答して出力を更新すること を特徴とする装置。
12. １２．前記記憶セルのそれぞれは、 第１及び第２エッジトリガフリップフロップであって、各フリップフロップが、 データ入力、クロック入力及びＱ出力を有し、前記第１及び第２フリップフロッ プの各データ入力が、記憶セルのデータ入力を受け取るために接続されており、 各フリップフロップが、クロック入力の有効エッジ転移の時のデータ入力状態に 応答してＱ出力を更新し、前記第１及び第２フリップフロップの両方の有効エッ ジが同じであり； 前記クロック信号を前記第１フリップフロップのクロック入力に接続し、且つ、 クロック信号の反転を第２フリップフロップのクロック入力に接続するための手 段；及び 前記記憶セルのＱ出力に与えるための手段であって、第１フリップフロップのＱ 出力が、クロック信号のレベルの間、クロック信号における各有効エッジの発生 に従ってすぐに生じ、第２フリップフロップのＱ出力が、クロック信号のレベル の間、クロック信号における反対の有効エッジの各々の発生に従って、すぐに生 じる ことを特徴とする請求項１１に記載された装置。
13. １３．一連の交互する立上がりクロックエッジ及び立下がりクロックエッジを有 するクロック信号を使用するための装置であって、それぞれがＱ出力、及び少な くとも１つのデータ入力を有する複数の記憶セル；及び 第１セルのＱ出力に接続された第１入力、第２セルのＱ出力に接続された第２入 力、及び、第１セルと第２セルのうちの１つの入力に接続された第１出力を有し 、 前記記憶セルのそれぞれは、各々の交互する立上がりエッジ及び立下がりエッジ におけるデータ入力の値に応答して、その出力を更新することを特徴とする装置 。
14. １４．前記それぞれの記憶セルは、 第１及び第２エッジトリガフリップフロップであって、各フリップフロップが、 データ入力、クロック入力及びＱ出力を有し、前記第１及び第２フリップフロッ プのそれぞれのデータ入力が、記憶セルのデータ入力を受け取るために接続され ており、各フリップフロップが、クロック入力の有効エッジ転移の時におけるデ ータ入力の状態に応答してＱ出力を更新し、前記第１及び第２フリップフロップ の両方の有効エッジが同じであり； クロック信号を、前記第１フリツプフロップのクロック入力に接続し、クロック 信号の反転を、前記第２フリップフロップのクロック入力に接続するための手段 ；及び 前記記憶セルのＱ出力に与えるための手段であって、クロック信号のレベルの間 、前記第１フリップフロップのＱ出力が、クロック信号における有効エッジの各 々の発生に従ってすぐに生じ、前記第２フリップフロップのＱ出力が、クロック 信号における反対の有効エッジに従ってすぐに生じる；ことを特徴とする請求項 １３に記載された装置。
15. １５．クロック信号のそれぞれの立上がりエッジの時、少なくとも１つの入力信 号の状態に応答して、記憶セルの出力を更新し、クロック信号のそれぞれの立下 がりエッジの時、少なくとも１つの入力信号の状態に応答して、記憶セルの出力 を更新するステップを有することを特徴とする記憶セルを動作させるための方法 。
16. １６．クロック信号のそれぞれの立上がりエッジの時、次の状態ベクトルに応答 して、現在の状態ベクトルを更新し、 クロック信号のそれぞれの立下がりエッジの時、次の状態ベクトルに応答して、 現在の状態ベクトルを更新する ステップを有することを特徴とする状態機械を動作させるための方法。