JPH0750557B2 - 不揮発性メモリセルのアレイを有するメモリ装置 - Google Patents
不揮発性メモリセルのアレイを有するメモリ装置Info
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- JPH0750557B2 JPH0750557B2 JP28054086A JP28054086A JPH0750557B2 JP H0750557 B2 JPH0750557 B2 JP H0750557B2 JP 28054086 A JP28054086 A JP 28054086A JP 28054086 A JP28054086 A JP 28054086A JP H0750557 B2 JPH0750557 B2 JP H0750557B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔発明の分野〕 本発明は不揮発性メモリセルのアレイを有するメモリ装
置に関するものであり、特に、不揮発性メモリのメモリ
セルに記憶されているデータのセンシング（sensing）
技術に特徴を有する不揮発性メモリセルのアレイを有す
るメモリ装置に関する。
置に関するものであり、特に、不揮発性メモリのメモリ
セルに記憶されているデータのセンシング（sensing）
技術に特徴を有する不揮発性メモリセルのアレイを有す
るメモリ装置に関する。
不揮発性メモリは、電源がターンオフした時でもデータ
を記憶しているメモリを含んでいる。このカテゴリの代
表的メモリは、各種リードオンリメモリ（ROM）、例え
ばマスクプログラマブルROM、イレーザブルプログラマ
ブルROM（EPROM）、電気的イレーザブルプログラマブル
ROM（EEPROM）等がある。この種メモリは象徴的にハイ
（high）導電率又はロー（low）導電率状態になるメモ
リセルを持つ。EPROMとEEPROMの場合は、メモリセルは
相対的ハイスレツシヨールド（閾値）電圧又は相対的ロ
ースレツシヨールド（閾値）電圧を保持し、これがハイ
とロー導電率ステート（状態）を得るのに利用される。
他の典型的特性としては、メモリセルがビツトラインに
接続される単一出力を保持していることである。従つて
ROM用の多くのセンス増幅器（senseamplifier）は単一
終端（singleended）であつた。しかしながらごく最近
は、基準セル（普通ダミーセルと呼ばれる）を使用する
のが普通となり、そのため差動増幅器の技術が使えるよ
うになつた。
を記憶しているメモリを含んでいる。このカテゴリの代
表的メモリは、各種リードオンリメモリ（ROM）、例え
ばマスクプログラマブルROM、イレーザブルプログラマ
ブルROM（EPROM）、電気的イレーザブルプログラマブル
ROM（EEPROM）等がある。この種メモリは象徴的にハイ
（high）導電率又はロー（low）導電率状態になるメモ
リセルを持つ。EPROMとEEPROMの場合は、メモリセルは
相対的ハイスレツシヨールド（閾値）電圧又は相対的ロ
ースレツシヨールド（閾値）電圧を保持し、これがハイ
とロー導電率ステート（状態）を得るのに利用される。
他の典型的特性としては、メモリセルがビツトラインに
接続される単一出力を保持していることである。従つて
ROM用の多くのセンス増幅器（senseamplifier）は単一
終端（singleended）であつた。しかしながらごく最近
は、基準セル（普通ダミーセルと呼ばれる）を使用する
のが普通となり、そのため差動増幅器の技術が使えるよ
うになつた。
差動技術はダイナミツクRAM（DRAM）やスタテツクRAM
（SRAM）等ランダムアクセスメモリ（RAM）で長い間利
用されてきた。この技術はDRAMの電荷蓄積性質面と、SR
AMの固有の電圧差等より、主として電圧指向形の考え方
であつた。不揮発性メモリの利用のためのこれらの技術
の変形は改良センシングをもたらした。この１例がSait
o等による“A Programmable 80 ns1Mb CMOS EPROM、”
と題する論文（DIGEST OF TECHNICAL PAPERS,1985 IEEE
International Solid−State Circuits Conference P
P.176−177）に載つている。この考え方は、不揮発性セ
ルの固有の電流輸送（運搬）性質面が電圧差を発生する
ように使用され、これは電圧差動増幅器により増幅され
る。しかしながら、この技法はやはり元来差動電圧増幅
器の技法である。１つの問題点はプロセスパラメータ変
動に顕著に左右されて動作することである。差動電圧増
幅器に設定されるバイアス点は、Ｐチヤネルトランジス
タとＮチヤネルフローテイング（floating）トランジス
タの導電率の比に依存する。同一形のトランジスタはプ
ロセス変化にわたつて非常によく似た動作を行なうが、
他の形のものではそのようにならない。正規のＮチヤネ
ル、Ｐチヤネルトランジスタ間及び正規のＮチヤネル、
Ｎチヤネルフローテイングトランジスタ間にあるトラツ
キングが依存する。それ故、動作は、各種のトランジス
タの比に依存するのではなく、比に無関係になることが
好ましい。
（SRAM）等ランダムアクセスメモリ（RAM）で長い間利
用されてきた。この技術はDRAMの電荷蓄積性質面と、SR
AMの固有の電圧差等より、主として電圧指向形の考え方
であつた。不揮発性メモリの利用のためのこれらの技術
の変形は改良センシングをもたらした。この１例がSait
o等による“A Programmable 80 ns1Mb CMOS EPROM、”
と題する論文（DIGEST OF TECHNICAL PAPERS,1985 IEEE
International Solid−State Circuits Conference P
P.176−177）に載つている。この考え方は、不揮発性セ
ルの固有の電流輸送（運搬）性質面が電圧差を発生する
ように使用され、これは電圧差動増幅器により増幅され
る。しかしながら、この技法はやはり元来差動電圧増幅
器の技法である。１つの問題点はプロセスパラメータ変
動に顕著に左右されて動作することである。差動電圧増
幅器に設定されるバイアス点は、Ｐチヤネルトランジス
タとＮチヤネルフローテイング（floating）トランジス
タの導電率の比に依存する。同一形のトランジスタはプ
ロセス変化にわたつて非常によく似た動作を行なうが、
他の形のものではそのようにならない。正規のＮチヤネ
ル、Ｐチヤネルトランジスタ間及び正規のＮチヤネル、
Ｎチヤネルフローテイングトランジスタ間にあるトラツ
キングが依存する。それ故、動作は、各種のトランジス
タの比に依存するのではなく、比に無関係になることが
好ましい。
不揮発性メモリは第１又は第２導電率を有するメモリセ
ルを持つている。基準電流は、第１導電率を有するプロ
グラムされない基準セルを介して電流を設定する。ロジ
ツク状態電流は、選択されたメモリを介して設定され
る。ロジツク状態電流の大きさは、選択されたメモリセ
ルの導電率に関係がある。電流パラメータは、基準電流
とロジツク状態電流を比較するのに使用される。ロジツ
ク状態電流が第１導電率状態に関係がある場合、出力信
号は第１ロジツク状態において与えられる。ロジツク状
態電流が第２導電率状態に関係がある場合、出力信号は
第２ロジツク状態において与えられる。
ルを持つている。基準電流は、第１導電率を有するプロ
グラムされない基準セルを介して電流を設定する。ロジ
ツク状態電流は、選択されたメモリを介して設定され
る。ロジツク状態電流の大きさは、選択されたメモリセ
ルの導電率に関係がある。電流パラメータは、基準電流
とロジツク状態電流を比較するのに使用される。ロジツ
ク状態電流が第１導電率状態に関係がある場合、出力信
号は第１ロジツク状態において与えられる。ロジツク状
態電流が第２導電率状態に関係がある場合、出力信号は
第２ロジツク状態において与えられる。
本発明の目的は、改良されたセンシング技術を与える、
不揮発性メモリセルのアレイを有するメモリ装置を提供
することである。
不揮発性メモリセルのアレイを有するメモリ装置を提供
することである。
本発明の他の目的は、プロセスを変化に対する不感応性
を有する改良された不揮発性メモリセルのアレイを有す
るメモリ装置を提供することである。
を有する改良された不揮発性メモリセルのアレイを有す
るメモリ装置を提供することである。
更に本発明の他の目的は、プロセスの変化に対する不感
応性を有する改良されたデータセンシングシステムを与
える不揮発性メモリセルのアレイを有するメモリ装置を
提供することである。
応性を有する改良されたデータセンシングシステムを与
える不揮発性メモリセルのアレイを有するメモリ装置を
提供することである。
これらの目的並びにその他の目的は、プログラムステー
ト又はアンプログラムステート（状態）の何れかにある
不揮発性メモリセルのアレイをもつたメモリで達成され
る。プログラムステートは第１導電率，アンプログラム
（プログラムされない）ステート第２導電率で特徴付け
られる。メモリはデコーダ，基準セル，基準電流回路，
ロジツクステート（状態）電流回路，第１電流ミラース
レーブ回路（mirror slave），第２電流ミラースレーブ
回路，出力回路を具える。デコーダはアドレスに対応し
てメモリセルを選択し、前記被選択メモリセルを共通デ
ータラインに結合する。基準セルはアンプログラム（プ
ログラムされない）であり、第２導電率を有する。基準
電流回路は、第２導電率に比例する基準電流を設定す
る。ロジツクステート電流回路は、被選択メモリセルの
伝導に関係したロジツクステート電流を設定する。第１
電流ミラースレーブ回路は第１電源ノード（node）と出
力ノード間の基準電流限界を、基準電流に対し予め決め
た割合になるよう設定する。第２電流ミラースレーブ回
路は第２電源ノードと出力ノード間の制御電流の限界
を、基準電流に対し予め決めた割合（比率）になるよう
設定する。制御電流限界はロジツクステート電流が第１
導電率に関係する場合第１設定値（magnitude），第２
導電率に関係する場合第２設定値である。出力回路は第
２電流ミラースレーブ回路が制御電流限度を第１設定値
に設定した時は、第１ロジツクステートの出力信号を、
第２電流ミラースレーブ回路が制御電流限界を第２設定
値に設定した時は、第２ロジツクステートの出力信号を
与える。
ト又はアンプログラムステート（状態）の何れかにある
不揮発性メモリセルのアレイをもつたメモリで達成され
る。プログラムステートは第１導電率，アンプログラム
（プログラムされない）ステート第２導電率で特徴付け
られる。メモリはデコーダ，基準セル，基準電流回路，
ロジツクステート（状態）電流回路，第１電流ミラース
レーブ回路（mirror slave），第２電流ミラースレーブ
回路，出力回路を具える。デコーダはアドレスに対応し
てメモリセルを選択し、前記被選択メモリセルを共通デ
ータラインに結合する。基準セルはアンプログラム（プ
ログラムされない）であり、第２導電率を有する。基準
電流回路は、第２導電率に比例する基準電流を設定す
る。ロジツクステート電流回路は、被選択メモリセルの
伝導に関係したロジツクステート電流を設定する。第１
電流ミラースレーブ回路は第１電源ノード（node）と出
力ノード間の基準電流限界を、基準電流に対し予め決め
た割合になるよう設定する。第２電流ミラースレーブ回
路は第２電源ノードと出力ノード間の制御電流の限界
を、基準電流に対し予め決めた割合（比率）になるよう
設定する。制御電流限界はロジツクステート電流が第１
導電率に関係する場合第１設定値（magnitude），第２
導電率に関係する場合第２設定値である。出力回路は第
２電流ミラースレーブ回路が制御電流限度を第１設定値
に設定した時は、第１ロジツクステートの出力信号を、
第２電流ミラースレーブ回路が制御電流限界を第２設定
値に設定した時は、第２ロジツクステートの出力信号を
与える。
本発明の構成は下記に示す通りである。即ち、本発明
は、プログラムされている状態か又はプログラムされて
いない状態かのいずれかの状態にある不揮発性メモリセ
ルのアレイ（32,33,34,35）を有し、プログラムされて
いる状態は第１導電率を有することを特徴とし、プログ
ラムされていない状態は、第２導電率を有することを特
徴とする不揮発性メモリセルのアレイを有するメモリ装
置（10）において、 １つのアドレスに応答して１つのメモリセルを選択し、
前記選択されたメモリセルを共通のデータラインに結合
させるデコーダ手段（13,14）と、 プログラムされていなくてかつ第２導電率を有する基準
メモリセル（37）と、 基準メモリセル（37）に結合され、第２導電率に比例す
る基準電流を設定する基準電流手段（54,53,46）と、 データラインに結合され、選択されたメモリセルの導電
率に比例するロジツク状態電流を設定するロジツク状態
電流手段（51）と、 基準電流手段（54,53,46）に結合され、基準電流の所定
の比率として第１電源端子と出力ノードとの間の電流限
界を設定する第１電流ミラースレーブ手段（45）と、 ロジツク状態電流手段（51）に結合され、ロジツク状態
電流の所定の比率として第２電源端子と出力ノードとの
間の制御電流限界を設定し、前記制御電流限界は、ロジ
ツク状態電流が第１導電率に関係ある場合には第１の大
きさであり、ロジツク状態電流が第２導電率に関係ある
場合には第２の大きさである第２電流ミラースレーブ手
段（52）と、 出力ノードに結合され、バツフアイネーブル信号（BE）
が活性化するまでは、高インピーダンス状態を保持する
ことにより出力信号をロジツクロー状態とし、バツフア
イネーブル信号（BE）が活性化した後は、前記第２電流
ミラースレーブ手段が第１の大きさの制御電流限界を設
定する場合には第１のロジツク状態にある出力信号を与
え、第２電流ミラースレーブ手段が第２の大きさの制御
電流限界を設定する場合には第２のロジツク状態にある
出力信号を与える出力手段（16）と、 ロジツク状態電流手段（51）が第２のメモリセルの導電
率に比例するロジツク状態電流を設定するまで、アドレ
スの変換を検出し、アドレス変換に続く所定の時間間隔
の間、センス増幅器リセツト信号を活性化し、出力ノー
ド上の電圧が選択されたメモリセルのロジツク状態を示
した後、バツフアイネーブル信号（BE）を活性化する、
アドレス変換検出手段（17）と、 出力ノードに結合され、センス増幅器リセツト信号に応
答して、出力ノードを所定のロジツク状態に保持する使
用禁止手段（44）と、 を具える不揮発性メモリセルのアレイを有するメモリ装
置としての構成を有するものである。
は、プログラムされている状態か又はプログラムされて
いない状態かのいずれかの状態にある不揮発性メモリセ
ルのアレイ（32,33,34,35）を有し、プログラムされて
いる状態は第１導電率を有することを特徴とし、プログ
ラムされていない状態は、第２導電率を有することを特
徴とする不揮発性メモリセルのアレイを有するメモリ装
置（10）において、 １つのアドレスに応答して１つのメモリセルを選択し、
前記選択されたメモリセルを共通のデータラインに結合
させるデコーダ手段（13,14）と、 プログラムされていなくてかつ第２導電率を有する基準
メモリセル（37）と、 基準メモリセル（37）に結合され、第２導電率に比例す
る基準電流を設定する基準電流手段（54,53,46）と、 データラインに結合され、選択されたメモリセルの導電
率に比例するロジツク状態電流を設定するロジツク状態
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の比率として第１電源端子と出力ノードとの間の電流限
界を設定する第１電流ミラースレーブ手段（45）と、 ロジツク状態電流手段（51）に結合され、ロジツク状態
電流の所定の比率として第２電源端子と出力ノードとの
間の制御電流限界を設定し、前記制御電流限界は、ロジ
ツク状態電流が第１導電率に関係ある場合には第１の大
きさであり、ロジツク状態電流が第２導電率に関係ある
場合には第２の大きさである第２電流ミラースレーブ手
段（52）と、 出力ノードに結合され、バツフアイネーブル信号（BE）
が活性化するまでは、高インピーダンス状態を保持する
ことにより出力信号をロジツクロー状態とし、バツフア
イネーブル信号（BE）が活性化した後は、前記第２電流
ミラースレーブ手段が第１の大きさの制御電流限界を設
定する場合には第１のロジツク状態にある出力信号を与
え、第２電流ミラースレーブ手段が第２の大きさの制御
電流限界を設定する場合には第２のロジツク状態にある
出力信号を与える出力手段（16）と、 ロジツク状態電流手段（51）が第２のメモリセルの導電
率に比例するロジツク状態電流を設定するまで、アドレ
スの変換を検出し、アドレス変換に続く所定の時間間隔
の間、センス増幅器リセツト信号を活性化し、出力ノー
ド上の電圧が選択されたメモリセルのロジツク状態を示
した後、バツフアイネーブル信号（BE）を活性化する、
アドレス変換検出手段（17）と、 出力ノードに結合され、センス増幅器リセツト信号に応
答して、出力ノードを所定のロジツク状態に保持する使
用禁止手段（44）と、 を具える不揮発性メモリセルのアレイを有するメモリ装
置としての構成を有するものである。
以上述べた如く、本発明の構成上主要な各構成要件は以
下のように定義される。即ち、 基準電流手段はトランジスタ46,53及び54によつて構成
されている。
下のように定義される。即ち、 基準電流手段はトランジスタ46,53及び54によつて構成
されている。
ロジツク状態電流手段はトランジスタ51によつて構成さ
れている。
れている。
第１電流ミラースレーブ手段はトランジスタ45によつて
構成されている。
構成されている。
第２電流ミラースレーブ手段はトランジスタ52によつて
構成されている。
構成されている。
第１電源端子は接地電位レベルにある部分の端子によつ
て構成されている。
て構成されている。
第２電源端子は電源電圧VDDが印加される端子によつて
構成されている。
構成されている。
第１図に示すように、メモリ10は、一般に、センス増幅
器11、メモリアレイ12,列デコーダ13,行デコータ14,出
力バツフア16,コントロールクロツク17,基準電圧発生器
18、Ｎチヤネル結合トランジスタ19,20,21,22,23,24,2
6,27、ビツトラインプリチヤージ（precharge）トラン
ジスタ28,29,30、及びデータライン31で構成される。ト
ランジスタ19−24と26−30は、Ｎチヤネルトランジスタ
である。メモリ10はメモリアレイ12を制御するようにＮ
チヤネル,Pチヤネルトランジスタを具える。Ｎチヤネル
トランジスタは、0.5Vと0.8Vの間のスレツシヨールド
（閾値）電圧を有する。Ｐチヤネルトランジスタは−0.
5Vと−0.8Vの間のスレツシヨールド（閾値）電圧を有す
る。メモリアレイ12はロー（low）か又はハイ（high）
スレツシヨールドステートにあるフローテイングゲート
トランジスタで構成される。メモリアレイ12を形成する
第１図に示すフローテイングゲートトランジスタは、ト
ランジスタ32,33,34,35,36,37とビツトライン38,39,40
とワードライン41,42である。フローテイングゲートト
ランジスタはEPROMセルで、紫外線照射によつて消去さ
れてロースレツシヨールド電圧ステートとなり、電気的
にプログラムされ、ハイスレツシヨールドステートにな
る。これはEPROMセルでは普通のことである。センス増
幅器はＮチヤネルトランジスタ44,45,46,47とＰチヤネ
ルトランジスタ51,52,53,54より成る。
器11、メモリアレイ12,列デコーダ13,行デコータ14,出
力バツフア16,コントロールクロツク17,基準電圧発生器
18、Ｎチヤネル結合トランジスタ19,20,21,22,23,24,2
6,27、ビツトラインプリチヤージ（precharge）トラン
ジスタ28,29,30、及びデータライン31で構成される。ト
ランジスタ19−24と26−30は、Ｎチヤネルトランジスタ
である。メモリ10はメモリアレイ12を制御するようにＮ
チヤネル,Pチヤネルトランジスタを具える。Ｎチヤネル
トランジスタは、0.5Vと0.8Vの間のスレツシヨールド
（閾値）電圧を有する。Ｐチヤネルトランジスタは−0.
5Vと−0.8Vの間のスレツシヨールド（閾値）電圧を有す
る。メモリアレイ12はロー（low）か又はハイ（high）
スレツシヨールドステートにあるフローテイングゲート
トランジスタで構成される。メモリアレイ12を形成する
第１図に示すフローテイングゲートトランジスタは、ト
ランジスタ32,33,34,35,36,37とビツトライン38,39,40
とワードライン41,42である。フローテイングゲートト
ランジスタはEPROMセルで、紫外線照射によつて消去さ
れてロースレツシヨールド電圧ステートとなり、電気的
にプログラムされ、ハイスレツシヨールドステートにな
る。これはEPROMセルでは普通のことである。センス増
幅器はＮチヤネルトランジスタ44,45,46,47とＰチヤネ
ルトランジスタ51,52,53,54より成る。
列デコーダ13は複数の出力を持ち、どのビツトラインが
データをデータライン31に提供するのかを選択する。列
デコーダ13は、これに結合している列アドレスにより決
定されるように、ビツト選択を実行するため、これら２
つの出力を能動的になるようにする。第１図に示す出力
は、信号C1,C2,C3,C4である。Ｎチヤネル結合トランジ
スタ19は、ドレインをデータライン31に接続させ、列デ
コーダ13からの信号C2を受信するゲートとソースを有す
る。Ｎチヤネル結合トランジスタ21は、データライン31
に接続するドレインと、列デコーダ13からの信号C1を受
信するゲートとソースを有する。Ｎチヤネル結合トラン
ジスタ22は、Ｎチヤネル結合トランジスタ21のソースに
接続するドレインと、列デコーダ13の信号C3を受信する
ゲートと、ビツトライン39に接続するソースとを有す
る。列アドレスによりビツトライン38が選択されると、
列デコーダ13は、信号C2,C4をロジツクハイ（logic hig
h）にてアクテイブに駆動するので、Ｎチヤネル結合ト
ランジスタ19,20はビツトライン38をデータライン31に
結合させる。列アドレスによりビツトライン39が選ばれ
る時には、列デコーダ13は、信号C1,C3をロジツクハイ
にてアクテイブに駆動して、その結果Ｎチヤネル結合ト
ランジスタ21,22はビツトライン39をデータライン31に
結合させる。Ｎチヤネル結合トランジスタ23,24はトラ
ンジスタ結合対の19−20と21−22をシミユレートするよ
うに使用される。Ｎチヤネル結合トランジスタ23は、ゲ
ートを正の電源端子VDDに接続させ、約5Vの電源電圧を
受電し、ドレイン及びソースを有する。Ｎチヤネル結合
トランジスタ24は、ドレインをＮチヤネル結合トランジ
スタ23のソースに接続させ、ゲートをVDDに接続させ、
ドレインをビツトライン40に接続させる。
データをデータライン31に提供するのかを選択する。列
デコーダ13は、これに結合している列アドレスにより決
定されるように、ビツト選択を実行するため、これら２
つの出力を能動的になるようにする。第１図に示す出力
は、信号C1,C2,C3,C4である。Ｎチヤネル結合トランジ
スタ19は、ドレインをデータライン31に接続させ、列デ
コーダ13からの信号C2を受信するゲートとソースを有す
る。Ｎチヤネル結合トランジスタ21は、データライン31
に接続するドレインと、列デコーダ13からの信号C1を受
信するゲートとソースを有する。Ｎチヤネル結合トラン
ジスタ22は、Ｎチヤネル結合トランジスタ21のソースに
接続するドレインと、列デコーダ13の信号C3を受信する
ゲートと、ビツトライン39に接続するソースとを有す
る。列アドレスによりビツトライン38が選択されると、
列デコーダ13は、信号C2,C4をロジツクハイ（logic hig
h）にてアクテイブに駆動するので、Ｎチヤネル結合ト
ランジスタ19,20はビツトライン38をデータライン31に
結合させる。列アドレスによりビツトライン39が選ばれ
る時には、列デコーダ13は、信号C1,C3をロジツクハイ
にてアクテイブに駆動して、その結果Ｎチヤネル結合ト
ランジスタ21,22はビツトライン39をデータライン31に
結合させる。Ｎチヤネル結合トランジスタ23,24はトラ
ンジスタ結合対の19−20と21−22をシミユレートするよ
うに使用される。Ｎチヤネル結合トランジスタ23は、ゲ
ートを正の電源端子VDDに接続させ、約5Vの電源電圧を
受電し、ドレイン及びソースを有する。Ｎチヤネル結合
トランジスタ24は、ドレインをＮチヤネル結合トランジ
スタ23のソースに接続させ、ゲートをVDDに接続させ、
ドレインをビツトライン40に接続させる。
基準電圧発生器18は約2.1Vの基準電圧VRを供給する出力
を持つ。電圧VRはビツトライン38,39のうちのどれか１
つのような被選択ビツトラインの電圧を制限するのに用
いられる。電圧VRはデータライン31を経由して、ビツト
ライン電圧を制限する。この電圧はデータライン31でト
ランジスタ26を経由して制限を受ける。Ｎチヤネル結合
トランジスタ26は、ドレインをセンス増幅器11のデータ
入力に接続させ、基準電圧発生器18からの電圧VR受電用
のゲートと、データライン31に接続するソースとを有す
る。データライン31の電圧は以上の如く、電圧VRの約2.
1VからＮチヤネル結合トランジスタ26のスレツシヨール
ド（閾値）電圧を引いた電圧に制限される。このスレツ
シヨールド（閾値）電圧は、基板効果を含み、当業者が
よく知つているように、公称0.9Vである。その結果デー
タライン31上の電圧は、（約2.1V−0.9V＝1.2V）に制限
されるだろう。データライン31の電圧が制限される結
果、被選択ビツトラインもまた同様に制限される。Ｎチ
ヤネル結合トランジスタ27はＮチヤネル結合トランジス
タ26の影響に整合するように使用される。Ｎチヤネル結
合トランジスタ27は、ドレインをセンス増幅器11の基準
入力に接続させ、基準電圧発生器18からの電圧VRを受電
のためのゲートを有し、ソースをＮチヤネル結合トラン
ジスタ23のドレインに接続させる。Ｎチヤネル結合トラ
ンジスタ27は、データライン31の電圧をＮチヤネル結合
トランジスタ26が制限しているのと同様に、Ｎチヤネル
結合トランジスタ23のドレイン電圧を制限する。Ｎチヤ
ネル結合トランジスタ23のドレインの電圧が制限される
ので、ビツトライン40は、被選択ビツトラインが電圧制
御を受けるのと同様に電圧制限される。
を持つ。電圧VRはビツトライン38,39のうちのどれか１
つのような被選択ビツトラインの電圧を制限するのに用
いられる。電圧VRはデータライン31を経由して、ビツト
ライン電圧を制限する。この電圧はデータライン31でト
ランジスタ26を経由して制限を受ける。Ｎチヤネル結合
トランジスタ26は、ドレインをセンス増幅器11のデータ
入力に接続させ、基準電圧発生器18からの電圧VR受電用
のゲートと、データライン31に接続するソースとを有す
る。データライン31の電圧は以上の如く、電圧VRの約2.
1VからＮチヤネル結合トランジスタ26のスレツシヨール
ド（閾値）電圧を引いた電圧に制限される。このスレツ
シヨールド（閾値）電圧は、基板効果を含み、当業者が
よく知つているように、公称0.9Vである。その結果デー
タライン31上の電圧は、（約2.1V−0.9V＝1.2V）に制限
されるだろう。データライン31の電圧が制限される結
果、被選択ビツトラインもまた同様に制限される。Ｎチ
ヤネル結合トランジスタ27はＮチヤネル結合トランジス
タ26の影響に整合するように使用される。Ｎチヤネル結
合トランジスタ27は、ドレインをセンス増幅器11の基準
入力に接続させ、基準電圧発生器18からの電圧VRを受電
のためのゲートを有し、ソースをＮチヤネル結合トラン
ジスタ23のドレインに接続させる。Ｎチヤネル結合トラ
ンジスタ27は、データライン31の電圧をＮチヤネル結合
トランジスタ26が制限しているのと同様に、Ｎチヤネル
結合トランジスタ23のドレイン電圧を制限する。Ｎチヤ
ネル結合トランジスタ23のドレインの電圧が制限される
ので、ビツトライン40は、被選択ビツトラインが電圧制
御を受けるのと同様に電圧制限される。
制御クロツク17により発生されるビツトラインプリチヤ
ージ信号BPに応答し、ビツトラインプリチヤージトラン
ジスタ28−30は、ビツトライン38−40を大地電位に近い
電圧にプリチヤージするのに使用される。ビツトライン
プリチヤージトランジスタ28,29,30の各々は、コントロ
ールクロツク17の信号BP受信用ゲートを有し、ソースを
グラウンド（接地）に接続させ、かつドレインを持つて
いる。ビツトラインプリチヤージトランジスタ28,29,30
のドレインはビツトライン38,39,40に夫々接続されてい
る。コントロールクロツク17が信号BPを活性化してロジ
ツクハイにすると、ビツトラインプリチヤージトランジ
スタ28−30はビツトライン38−40を放電してこのライン
をプリチヤージする。この電圧はビツトライン38−40が
電圧VR及びＮチヤネル結合トランジスタ26及びビツトラ
インプリチヤージトランジスタ28により制限された値よ
り充分低い値である。
ージ信号BPに応答し、ビツトラインプリチヤージトラン
ジスタ28−30は、ビツトライン38−40を大地電位に近い
電圧にプリチヤージするのに使用される。ビツトライン
プリチヤージトランジスタ28,29,30の各々は、コントロ
ールクロツク17の信号BP受信用ゲートを有し、ソースを
グラウンド（接地）に接続させ、かつドレインを持つて
いる。ビツトラインプリチヤージトランジスタ28,29,30
のドレインはビツトライン38,39,40に夫々接続されてい
る。コントロールクロツク17が信号BPを活性化してロジ
ツクハイにすると、ビツトラインプリチヤージトランジ
スタ28−30はビツトライン38−40を放電してこのライン
をプリチヤージする。この電圧はビツトライン38−40が
電圧VR及びＮチヤネル結合トランジスタ26及びビツトラ
インプリチヤージトランジスタ28により制限された値よ
り充分低い値である。
トランジスタ32−37はハイスレツシヨールド電圧がロー
スレツシヨールド電圧の何れかにプログラムされる。ロ
ースレツシヨールド状態（state）は、紫外線照射後に
得られる消去状態をいう。メモリアレイ12のプログラミ
ングは、トランジスタ32−35等のメモリアレイ12を構成
するフローテイングゲートトランジスタのスレツシヨー
ルド電圧を選択的に上昇させることにより達成出来る。
トランジスタ36,37は基準として使用され、消去状態の
みである。トランジスタ32は、ドレインをビツトライン
38に接続させ、ゲートをワードライン41に接続させ、ソ
ースをグラウンドに接地させる。トランジスタ33は、ド
レインをビツトライン38に接続させ、ゲートをワードラ
イン42に接続させ、ソースをグラウンドに接地させる。
トランジスタ34は、ドレインをビツトライン39に接続さ
せ、ゲートをワードライン41に接続させ、ソースをグラ
ウンドに接地させる。トランジスタ35は、ドレインをビ
ツトライン39に接続させ、ゲートをワードライン42に接
続させ、ソースをグラウンドに接地させる。トランジス
タ36は、ドレインをビツトライン40に接続させ、ゲート
をワードライン41に接続させ、ソースをグラウンドに接
地させる。トランジスタ37は、ドレインをビツトライン
40に接続させ、ゲートをワードライン42に接続させ、ソ
ースをグラウンドに接地させる。行デコーダ14は、複数
の行デコーダ出力信号を有し、行デコーダ14により受信
される行アドレスにより選択される如くワードラインを
可能にする。行アドレスに対応して、行デコーダ14は、
行デコーダ出力信号の１つの活性化を生じさせる。この
種の行デコーダは当業者にはよく知られている。行デコ
ーダ出力信号R1,R2は、行デコーダ14の出力となる如く
図示してある。行デコーダ14は、ワードライン41に信号
R1を出力し、ワードライン42に信号R2を出力する。ワー
ドラインは、対応する行デコーダ出力信号がロジツクハ
イの活性化している時、イネーブルとなる。ワードライ
ン41は、行デコーダ14がロジツクハイの信号R1を与える
時イネーブルとなる。ワードライン42は行デコーダ14が
ロジツクハイの信号R2を与えるとイネーブルとなる。ワ
ードライン41はイネーブル化すると、トランジスタ32,3
4,36はプログラムされた時与えられたスレツシヨールド
電圧に従つて活性化する。ハイスレツシヨールド電圧が
VDDより高いことは望ましいことでそれはハイ電圧ステ
ート（状態）にプログラムされたメモリセルトランジス
タは、それに接続されているワードラインがイネーブル
時に完全に非導通であるからである。ロー（low）電圧
ステート（状態）は、イネーブル化されたワードライン
の電圧以下であることが望ましいので、ロー電圧ステー
トを有するメモリセルトランジスタは、それが接続され
ているワードラインがイネーブルの時、高伝導となる。
スレツシヨールド電圧の何れかにプログラムされる。ロ
ースレツシヨールド状態（state）は、紫外線照射後に
得られる消去状態をいう。メモリアレイ12のプログラミ
ングは、トランジスタ32−35等のメモリアレイ12を構成
するフローテイングゲートトランジスタのスレツシヨー
ルド電圧を選択的に上昇させることにより達成出来る。
トランジスタ36,37は基準として使用され、消去状態の
みである。トランジスタ32は、ドレインをビツトライン
38に接続させ、ゲートをワードライン41に接続させ、ソ
ースをグラウンドに接地させる。トランジスタ33は、ド
レインをビツトライン38に接続させ、ゲートをワードラ
イン42に接続させ、ソースをグラウンドに接地させる。
トランジスタ34は、ドレインをビツトライン39に接続さ
せ、ゲートをワードライン41に接続させ、ソースをグラ
ウンドに接地させる。トランジスタ35は、ドレインをビ
ツトライン39に接続させ、ゲートをワードライン42に接
続させ、ソースをグラウンドに接地させる。トランジス
タ36は、ドレインをビツトライン40に接続させ、ゲート
をワードライン41に接続させ、ソースをグラウンドに接
地させる。トランジスタ37は、ドレインをビツトライン
40に接続させ、ゲートをワードライン42に接続させ、ソ
ースをグラウンドに接地させる。行デコーダ14は、複数
の行デコーダ出力信号を有し、行デコーダ14により受信
される行アドレスにより選択される如くワードラインを
可能にする。行アドレスに対応して、行デコーダ14は、
行デコーダ出力信号の１つの活性化を生じさせる。この
種の行デコーダは当業者にはよく知られている。行デコ
ーダ出力信号R1,R2は、行デコーダ14の出力となる如く
図示してある。行デコーダ14は、ワードライン41に信号
R1を出力し、ワードライン42に信号R2を出力する。ワー
ドラインは、対応する行デコーダ出力信号がロジツクハ
イの活性化している時、イネーブルとなる。ワードライ
ン41は、行デコーダ14がロジツクハイの信号R1を与える
時イネーブルとなる。ワードライン42は行デコーダ14が
ロジツクハイの信号R2を与えるとイネーブルとなる。ワ
ードライン41はイネーブル化すると、トランジスタ32,3
4,36はプログラムされた時与えられたスレツシヨールド
電圧に従つて活性化する。ハイスレツシヨールド電圧が
VDDより高いことは望ましいことでそれはハイ電圧ステ
ート（状態）にプログラムされたメモリセルトランジス
タは、それに接続されているワードラインがイネーブル
時に完全に非導通であるからである。ロー（low）電圧
ステート（状態）は、イネーブル化されたワードライン
の電圧以下であることが望ましいので、ロー電圧ステー
トを有するメモリセルトランジスタは、それが接続され
ているワードラインがイネーブルの時、高伝導となる。
しかし、実際はハイスレツシヨールド電圧はVDDを超え
ないであろう。ハイ（high）電圧ステートにプログラム
されるメモリセルトランジスタは、事実ワードラインが
イネーブル化している時導通となる。ハイ（high）及び
ロー（low）スレツシヨールド電圧ステートは、導通か
又は非導通であるメモリセル間で簡単に区別し得るので
はなく相対的な導電率に基いて区別されなければならな
い。ビツトライン40とそれに接続されるメモリセルは、
プログラムされないセルをエミユレート（emulate）す
る基準として使用される。センス増幅器11は、基準入力
の導電率とそのデータ入力の導電率とを比較し、データ
入力に結合される被選択メモリセルがロー（low）又は
ハイ（high）スレツシヨールドステートであるか否かを
決定する。選択されたメモリセルがロースレツシヨール
ドステートにあつて、相対的ハイ導電率ステートの時、
センス増幅器11は信号SOを与える。選択されたメモリセ
ルがハイスレツシヨールド電圧ステートにあつて、相対
的にロー導電率ステートにある時、信号SOはロジツクロ
ーを与える。出力バツフア16は信号SO受信用入力と、デ
ータ出力信号DO用出力を有する。出力バツフア16はチツ
プイネーブル信号CEとバツフアイネーブル信号BEを受け
る。チツプイネーブル信号CEは外部で発生した信号＊CE
から得られ、その信号は、メモリ10をロジツクローにお
いてイネーブル化し、ロジツクハイにてイネーブル化し
ない。信号＊CEに対応したメモリ10の動作は普通であ
る。信号CEは信号＊CEのコンプリメンタリー（compleme
ntary）信号である。出力バツフア16の増幅器は信号CE
がロジツクハイでイネーブル化され、ロジツクローでイ
ネーブル化されない。出力バツフア16はコントロールク
ロツク17からのバツフアイネーブル信号BEによつてクロ
ツクされる。信号BEがアクテイブの時、出力バツフア16
は信号SOのロジツクステートに応じた信号DOを与える
が、アクテイブでない時は、出力バツフア16はアクテイ
ブでなく、信号DOはハイインピーダンスとなる。ハイイ
ンピーダンス特徴を有する出力バツフア16は、トライス
テート（tri−state:3状態）バツフアとして通常知られ
ている。コントロールクロツク17は、タイミング特徴を
有するので、センス増幅器11が、被選択メモリセルのプ
ログラムステートの有効表示として信号SOを与える時、
信号BEは、アクテイブステートに与えられる。出力バツ
フア16は、比較的大きな駆動能力をもつので、それがス
テートを切換える時、かなりの電流が流れることとな
る。信号SOがアクセスされたメモリのロジツクステート
を表示するまで、信号BEは出力バツフア16を所定状態即
ちトライ・ステートに保持するのに使用される。これに
より、出力バツフア16がロジツクステートを切換える時
起こるメモリアレイ12に結合されるスイツチング過渡現
象又は雑音によつて、実際のセンス動作部分が妨害され
るのを防止する。
ないであろう。ハイ（high）電圧ステートにプログラム
されるメモリセルトランジスタは、事実ワードラインが
イネーブル化している時導通となる。ハイ（high）及び
ロー（low）スレツシヨールド電圧ステートは、導通か
又は非導通であるメモリセル間で簡単に区別し得るので
はなく相対的な導電率に基いて区別されなければならな
い。ビツトライン40とそれに接続されるメモリセルは、
プログラムされないセルをエミユレート（emulate）す
る基準として使用される。センス増幅器11は、基準入力
の導電率とそのデータ入力の導電率とを比較し、データ
入力に結合される被選択メモリセルがロー（low）又は
ハイ（high）スレツシヨールドステートであるか否かを
決定する。選択されたメモリセルがロースレツシヨール
ドステートにあつて、相対的ハイ導電率ステートの時、
センス増幅器11は信号SOを与える。選択されたメモリセ
ルがハイスレツシヨールド電圧ステートにあつて、相対
的にロー導電率ステートにある時、信号SOはロジツクロ
ーを与える。出力バツフア16は信号SO受信用入力と、デ
ータ出力信号DO用出力を有する。出力バツフア16はチツ
プイネーブル信号CEとバツフアイネーブル信号BEを受け
る。チツプイネーブル信号CEは外部で発生した信号＊CE
から得られ、その信号は、メモリ10をロジツクローにお
いてイネーブル化し、ロジツクハイにてイネーブル化し
ない。信号＊CEに対応したメモリ10の動作は普通であ
る。信号CEは信号＊CEのコンプリメンタリー（compleme
ntary）信号である。出力バツフア16の増幅器は信号CE
がロジツクハイでイネーブル化され、ロジツクローでイ
ネーブル化されない。出力バツフア16はコントロールク
ロツク17からのバツフアイネーブル信号BEによつてクロ
ツクされる。信号BEがアクテイブの時、出力バツフア16
は信号SOのロジツクステートに応じた信号DOを与える
が、アクテイブでない時は、出力バツフア16はアクテイ
ブでなく、信号DOはハイインピーダンスとなる。ハイイ
ンピーダンス特徴を有する出力バツフア16は、トライス
テート（tri−state:3状態）バツフアとして通常知られ
ている。コントロールクロツク17は、タイミング特徴を
有するので、センス増幅器11が、被選択メモリセルのプ
ログラムステートの有効表示として信号SOを与える時、
信号BEは、アクテイブステートに与えられる。出力バツ
フア16は、比較的大きな駆動能力をもつので、それがス
テートを切換える時、かなりの電流が流れることとな
る。信号SOがアクセスされたメモリのロジツクステート
を表示するまで、信号BEは出力バツフア16を所定状態即
ちトライ・ステートに保持するのに使用される。これに
より、出力バツフア16がロジツクステートを切換える時
起こるメモリアレイ12に結合されるスイツチング過渡現
象又は雑音によつて、実際のセンス動作部分が妨害され
るのを防止する。
Ｐチヤネルトランジスタ51は、センス増幅器11のデータ
入力として作用するドレイン及びゲートをＮチヤネル結
合トランジスタ26のドレインに接続させ、ソースをVDD
に接続させる。Ｐチヤネルトランジスタ54は、センス増
幅器11の基準入力として作用するドレイン及びゲートを
Ｎチヤネル結合トランジスタ27のドレインに接続させ、
ソースをVDDに接続させる。Ｐチヤネルトランジスタ52
は、ソースをVDDに接続させ、ゲートをＰチヤネルトラ
ンジスタ51のドレイン及びゲートに接続させ、ドレイン
をセンス増幅器11の出力とする。Ｎチヤネルトランジス
タ44は、ドレインをＰチヤネルトランジスタ52のドレイ
ンに接続させ、ゲートをコントロールクロツク17からの
センス増幅器リセツト信号SRの受信用とし、ソースをノ
ード56に接続させる。センス増幅器11は、ロジツクハイ
においてアクテイブになる信号SRによりリセツトされ、
信号SRは、信号SOをロジツクローになるようにする。ノ
ード56は、センス増幅器11の動作の間Ｎチヤネルトラン
ジスタ47によつて接地クランプされる。Ｎチヤネルトラ
ンジスタ47は、ドレインをノード56に接続させ、ゲート
をチツプイネーブル信号CEの受信用とする。センス増幅
器11は、アクテイブとなるチツプイネーブル信号CEによ
りイネーブル化される。信号CEがアクテイブになると、
Ｎチヤネルトランジスタ47は、ノード56を接地にクラン
プる。チツプイネーブル信号CEがアクテイブになると、
それは、メモリがアドレスに応動して、読取り又は書込
みの何れかを実行するように受信することを示す。かく
して、演算目的にとつて、ノード56は接地（グラウン
ド）とみなされる。Ｎチヤネルトランジスタ45は、ドレ
インをＰチヤネルトランジスタ52のドレインに接続さ
せ、ソースをノード56に接続させ、かつゲートを有す
る。Ｎチヤネルトランジスタ46は、ソースをノード56に
接続させ、ドレイン及びゲートをＮチヤネルトランジス
タ45のゲートに接続させる。Ｐチャネルトランジスタ53
は、ドレインをＮチヤネルトランジスタ46のゲート及び
ドレインに接続させ、ソースをVDDに接続させ、ゲート
をＰチヤネルトランジスタ54の、ゲート及びドレインに
接続させる。
入力として作用するドレイン及びゲートをＮチヤネル結
合トランジスタ26のドレインに接続させ、ソースをVDD
に接続させる。Ｐチヤネルトランジスタ54は、センス増
幅器11の基準入力として作用するドレイン及びゲートを
Ｎチヤネル結合トランジスタ27のドレインに接続させ、
ソースをVDDに接続させる。Ｐチヤネルトランジスタ52
は、ソースをVDDに接続させ、ゲートをＰチヤネルトラ
ンジスタ51のドレイン及びゲートに接続させ、ドレイン
をセンス増幅器11の出力とする。Ｎチヤネルトランジス
タ44は、ドレインをＰチヤネルトランジスタ52のドレイ
ンに接続させ、ゲートをコントロールクロツク17からの
センス増幅器リセツト信号SRの受信用とし、ソースをノ
ード56に接続させる。センス増幅器11は、ロジツクハイ
においてアクテイブになる信号SRによりリセツトされ、
信号SRは、信号SOをロジツクローになるようにする。ノ
ード56は、センス増幅器11の動作の間Ｎチヤネルトラン
ジスタ47によつて接地クランプされる。Ｎチヤネルトラ
ンジスタ47は、ドレインをノード56に接続させ、ゲート
をチツプイネーブル信号CEの受信用とする。センス増幅
器11は、アクテイブとなるチツプイネーブル信号CEによ
りイネーブル化される。信号CEがアクテイブになると、
Ｎチヤネルトランジスタ47は、ノード56を接地にクラン
プる。チツプイネーブル信号CEがアクテイブになると、
それは、メモリがアドレスに応動して、読取り又は書込
みの何れかを実行するように受信することを示す。かく
して、演算目的にとつて、ノード56は接地（グラウン
ド）とみなされる。Ｎチヤネルトランジスタ45は、ドレ
インをＰチヤネルトランジスタ52のドレインに接続さ
せ、ソースをノード56に接続させ、かつゲートを有す
る。Ｎチヤネルトランジスタ46は、ソースをノード56に
接続させ、ドレイン及びゲートをＮチヤネルトランジス
タ45のゲートに接続させる。Ｐチャネルトランジスタ53
は、ドレインをＮチヤネルトランジスタ46のゲート及び
ドレインに接続させ、ソースをVDDに接続させ、ゲート
をＰチヤネルトランジスタ54の、ゲート及びドレインに
接続させる。
信号SRがアクテイブ（active）になり、信号SOをロジツ
クローにリセツトする時、新しいセンシング動作がセン
ス増幅器11において初期設定される。信号SRはパルス時
間幅45−85ナノ秒（ns）のロジツクハイパルスとしてア
クテイブになる。ロジツクハイにある信号SRのこのパル
ス時間幅はプロセス変化と共に変化する。信号SRは、ア
ドレス変換に応答してアクテイブになったり、或いはま
たチツプイネーブル信号CEがイナクテイブ（不活性）に
なるのに応答してアクテイブになったりする。アドレス
が変ると、新しいビツトライン及び／又は新しいワード
ラインが選択される。アドレス変換に応答して、信号BP
はまた約10nsのロジツクハイパルスとして起動される。
これによりＮチヤネル結合トランジスタ26を経由して信
号VRにより供給される約1.2Vの電圧制限以下でビツトラ
イン38を含むビツトラインをプリチヤージする。トラン
ジスタ32は、ワードライン41を選択する行デコーダ14及
びビツトライン38を選択する列デコーダ13によつて選択
される新しく選択されたメモリであると仮定する。ワー
ドライン41は、イネーブル化され、ビツトラインはデー
タライン31に結合される。また、トランジスタ32は、消
去されるか又はロースレツシヨールドステートにあり、
比較的高い導電率状態にあるものと仮定する。基準セル
としてのトランジスタはまたロースレツシヨールド状態
にある。メモリアレイ12のすべてのトランジスタは密接
に整合されている。従つて、トランジスタ32と36は、殆
んど同一導電率を有する。
クローにリセツトする時、新しいセンシング動作がセン
ス増幅器11において初期設定される。信号SRはパルス時
間幅45−85ナノ秒（ns）のロジツクハイパルスとしてア
クテイブになる。ロジツクハイにある信号SRのこのパル
ス時間幅はプロセス変化と共に変化する。信号SRは、ア
ドレス変換に応答してアクテイブになったり、或いはま
たチツプイネーブル信号CEがイナクテイブ（不活性）に
なるのに応答してアクテイブになったりする。アドレス
が変ると、新しいビツトライン及び／又は新しいワード
ラインが選択される。アドレス変換に応答して、信号BP
はまた約10nsのロジツクハイパルスとして起動される。
これによりＮチヤネル結合トランジスタ26を経由して信
号VRにより供給される約1.2Vの電圧制限以下でビツトラ
イン38を含むビツトラインをプリチヤージする。トラン
ジスタ32は、ワードライン41を選択する行デコーダ14及
びビツトライン38を選択する列デコーダ13によつて選択
される新しく選択されたメモリであると仮定する。ワー
ドライン41は、イネーブル化され、ビツトラインはデー
タライン31に結合される。また、トランジスタ32は、消
去されるか又はロースレツシヨールドステートにあり、
比較的高い導電率状態にあるものと仮定する。基準セル
としてのトランジスタはまたロースレツシヨールド状態
にある。メモリアレイ12のすべてのトランジスタは密接
に整合されている。従つて、トランジスタ32と36は、殆
んど同一導電率を有する。
電流は、Ｐチヤネルトランジスタ51からビツトライン38
に供給される。この電流は、トランジスタ32の導電率及
び信号VRの電圧制限効果によつて決定される。Ｐチヤネ
ルトランジスタ54は、同様に、ビツトライン40に電流を
供給する。Ｐチヤネルトランジスタ54を経由してビツト
ライン40に供給される電流は、トランジスタ36の導電率
及び信号VRの電圧制限効果により決定される。同一電圧
にあるビツトライン38及び40、同一導電率を有するトラ
ンジスタ32及び36により、Ｐチヤネルトランジスタ51,5
4を介する電流は同一である。Ｐチヤネルトランジスタ5
1,54は、共に、ゲートとドレイン接続により飽和動作領
域に強制される。飽和動作領域は、トランジスタを介す
る電流がゲート−ソース電圧により制限され、ドレイン
−ソース電圧の大きさの増加と共に僅かに増し得る動作
領域となる特徴がある。
に供給される。この電流は、トランジスタ32の導電率及
び信号VRの電圧制限効果によつて決定される。Ｐチヤネ
ルトランジスタ54は、同様に、ビツトライン40に電流を
供給する。Ｐチヤネルトランジスタ54を経由してビツト
ライン40に供給される電流は、トランジスタ36の導電率
及び信号VRの電圧制限効果により決定される。同一電圧
にあるビツトライン38及び40、同一導電率を有するトラ
ンジスタ32及び36により、Ｐチヤネルトランジスタ51,5
4を介する電流は同一である。Ｐチヤネルトランジスタ5
1,54は、共に、ゲートとドレイン接続により飽和動作領
域に強制される。飽和動作領域は、トランジスタを介す
る電流がゲート−ソース電圧により制限され、ドレイン
−ソース電圧の大きさの増加と共に僅かに増し得る動作
領域となる特徴がある。
Ｐチヤネルトランジスタ52,53は、Ｐチヤネルトランジ
スタ51,54と電流ミラーを形成する。Ｐチヤネルトラン
ジスタ51,52は、Ｐチヤネルトランジスタ51がマスター
（主）であり、Ｐチヤネルトランジスタ52がスレーブ
（従）となる電流ミラー61を形成する。Ｐチヤネルトラ
ンジスタ53,54は、Ｐチヤネルトランジスタ54がマスタ
ー（主）であり、Ｐチヤネルトランジスタ53がスレーブ
（従）となる電流ミラー62を形成する。Ｐチヤネルトラ
ンジスタ53,54の利得（gain）及びスレツシヨールド
は、同一となるように整合される。トランジスタの利得
及びスレツシヨールドの実際値は、発生しやすいプロセ
ス変化を通して一定に保つのが困難である。しかし、同
一トランジスタの型の相対的利得及びスレツシヨールド
は、トランジスタのレイアウトに注意を払えば、プロセ
ス変化により全く一定になる。相対的利得及びスレツシ
ヨールドを維持する能力は技術上よく知られている。結
局、Ｐチヤネルトランジスタ53,54の利得及びスレツシ
ヨールドは、同一になるように期待することは可能であ
る。Ｐチヤネルトランジスタ54を介して流れる電流は、
1:1の比にてＰチヤネルトランジスタ53に反射される。
電流ミラー構成において、マスターは飽和領域に強制さ
れ、スレーブはマスターと同一のゲート−ソース電圧を
有するので、スレーブを介して流れる電流は、利得比に
よつて設定される電流以下の電流に制限するためにある
機構動作が存在しない限り、マスターとスレーブの利得
比によつて決定されるように、マスターを介して流れる
電流の一部となるであろう。Ｎチヤネルトランジスタ4
6,47はＰチヤネルトランジスタ53と直列であるが、Ｐチ
ヤネルトランジスタ53を介して電流制限を起させないよ
うに充分利得をもつている。Ｐチヤネルトランジスタ53
を介する電流は、Ｐチヤネルトランジスタ54を介して流
れる電流と極めて近いものである。Ｎチヤネルトランジ
スタ46は、Ｐチヤネルトランジスタ53と同一電流を有
し、従つてＰチヤネルトランジスタ54と同一である。Ｎ
チヤネルトランジスタ45,46は、電流ミラー63を形成
し、Ｎチヤネルトランジスタ46はマスターであり、Ｎチ
ヤネルトランジスタ45はスレーブである。Ｎチヤネルト
ランジスタ45は、Ｎチヤネルトランジスタ46と同一利得
を有するように選択されるので、Ｎチヤネルトランジス
タ45は、Ｐチヤネルトランジスタ54を介して流れる電流
のみを運ぶように制限される。
スタ51,54と電流ミラーを形成する。Ｐチヤネルトラン
ジスタ51,52は、Ｐチヤネルトランジスタ51がマスター
（主）であり、Ｐチヤネルトランジスタ52がスレーブ
（従）となる電流ミラー61を形成する。Ｐチヤネルトラ
ンジスタ53,54は、Ｐチヤネルトランジスタ54がマスタ
ー（主）であり、Ｐチヤネルトランジスタ53がスレーブ
（従）となる電流ミラー62を形成する。Ｐチヤネルトラ
ンジスタ53,54の利得（gain）及びスレツシヨールド
は、同一となるように整合される。トランジスタの利得
及びスレツシヨールドの実際値は、発生しやすいプロセ
ス変化を通して一定に保つのが困難である。しかし、同
一トランジスタの型の相対的利得及びスレツシヨールド
は、トランジスタのレイアウトに注意を払えば、プロセ
ス変化により全く一定になる。相対的利得及びスレツシ
ヨールドを維持する能力は技術上よく知られている。結
局、Ｐチヤネルトランジスタ53,54の利得及びスレツシ
ヨールドは、同一になるように期待することは可能であ
る。Ｐチヤネルトランジスタ54を介して流れる電流は、
1:1の比にてＰチヤネルトランジスタ53に反射される。
電流ミラー構成において、マスターは飽和領域に強制さ
れ、スレーブはマスターと同一のゲート−ソース電圧を
有するので、スレーブを介して流れる電流は、利得比に
よつて設定される電流以下の電流に制限するためにある
機構動作が存在しない限り、マスターとスレーブの利得
比によつて決定されるように、マスターを介して流れる
電流の一部となるであろう。Ｎチヤネルトランジスタ4
6,47はＰチヤネルトランジスタ53と直列であるが、Ｐチ
ヤネルトランジスタ53を介して電流制限を起させないよ
うに充分利得をもつている。Ｐチヤネルトランジスタ53
を介する電流は、Ｐチヤネルトランジスタ54を介して流
れる電流と極めて近いものである。Ｎチヤネルトランジ
スタ46は、Ｐチヤネルトランジスタ53と同一電流を有
し、従つてＰチヤネルトランジスタ54と同一である。Ｎ
チヤネルトランジスタ45,46は、電流ミラー63を形成
し、Ｎチヤネルトランジスタ46はマスターであり、Ｎチ
ヤネルトランジスタ45はスレーブである。Ｎチヤネルト
ランジスタ45は、Ｎチヤネルトランジスタ46と同一利得
を有するように選択されるので、Ｎチヤネルトランジス
タ45は、Ｐチヤネルトランジスタ54を介して流れる電流
のみを運ぶように制限される。
ここにおいて、発明の構成において記載された基準電流
限界について説明する。
限界について説明する。
トランジスタ45は第１電流ミラースレーブ手段を構成し
ている。トランジスタ45の動作は以下の説明により明ら
かである。即ち、 トランジスタ45は、トランジスタ54を通過して流れる電
流値以上の電流を導通することがないように、即ち、ト
ランジスタ54を介して流れる電流と同程度に少ない電流
しか流れないように制限が加えられているということで
ある。
ている。トランジスタ45の動作は以下の説明により明ら
かである。即ち、 トランジスタ45は、トランジスタ54を通過して流れる電
流値以上の電流を導通することがないように、即ち、ト
ランジスタ54を介して流れる電流と同程度に少ない電流
しか流れないように制限が加えられているということで
ある。
従つて、トランジスタ45を流れる電流値は基準電流手段
（46,53,54）に関係して決定される電流値に制限される
ということになる。従つて、基準電流限界とは第１電流
ミラースレーブ手段の機能を記載する上で適切な表現と
なつている。
（46,53,54）に関係して決定される電流値に制限される
ということになる。従つて、基準電流限界とは第１電流
ミラースレーブ手段の機能を記載する上で適切な表現と
なつている。
Ｐチヤネルトランジスタ52は、Ｐチヤネルトランジスタ
51の利得の２倍の利得を有するように選択されるので、
Ｐチヤネルトランジスタ52の電流運搬能力はＰチヤネル
トランジスタ51を流れる電流の２倍となる。２倍の利得
を得るための通常の技術は、２つの同一のトランジスタ
を並列につくることである。これは、また、整合したス
レツシヨールド電圧を得るのに都合がよい。プログラム
されていないメモリセル選択する場合に、Ｐチヤネルト
ランジスタ51,52を流れる電流は本質的に同一である。
この結果、Ｎチヤネルトランジスタ45の電流運搬能力の
２倍の能力を有するＰチヤネルトランジスタ52となる。
かような場合、Ｎチヤネルトランジスタ45は、飽和領域
にあるが、Ｐチヤネルトランジスタ52は３極管（triod
e）領域にある。第２図に示すのは、Ｐチヤネルトラン
ジスタ52とＮチヤネルトランジスタ45に対するドレイン
電流ID−ドレイン・ソース電圧（VDS）曲線であり、こ
こでは、Ｐチヤネルトランジスタ52の電流運搬能力がＮ
チヤネルトランジスタ45のそれの２倍であることを説明
している。第３図は、VDSの大きさに対してプロツトさ
れているドレイン電流の代りに、信号SOの電圧により表
わされるように、ドレイン電流がドレイン・ソース電圧
に対してプロツトされることを除外すれば、第２図と同
様の情報を示す。曲線の交差は、信号SOがＮチヤネルト
ランジスタ45の電流運搬能力の２倍であるＰチヤネルト
ランジスタ52の結果となる電圧である。信号SOの合成電
圧は、第３図に示されるようにVDDに極めて近い。出力
バツフア16は、かくして、選択されたメモリセルがロー
スレツシヨールドステート（状態）にある場合に対し
て、信号SOをロジツクハイと容易に認識する。
51の利得の２倍の利得を有するように選択されるので、
Ｐチヤネルトランジスタ52の電流運搬能力はＰチヤネル
トランジスタ51を流れる電流の２倍となる。２倍の利得
を得るための通常の技術は、２つの同一のトランジスタ
を並列につくることである。これは、また、整合したス
レツシヨールド電圧を得るのに都合がよい。プログラム
されていないメモリセル選択する場合に、Ｐチヤネルト
ランジスタ51,52を流れる電流は本質的に同一である。
この結果、Ｎチヤネルトランジスタ45の電流運搬能力の
２倍の能力を有するＰチヤネルトランジスタ52となる。
かような場合、Ｎチヤネルトランジスタ45は、飽和領域
にあるが、Ｐチヤネルトランジスタ52は３極管（triod
e）領域にある。第２図に示すのは、Ｐチヤネルトラン
ジスタ52とＮチヤネルトランジスタ45に対するドレイン
電流ID−ドレイン・ソース電圧（VDS）曲線であり、こ
こでは、Ｐチヤネルトランジスタ52の電流運搬能力がＮ
チヤネルトランジスタ45のそれの２倍であることを説明
している。第３図は、VDSの大きさに対してプロツトさ
れているドレイン電流の代りに、信号SOの電圧により表
わされるように、ドレイン電流がドレイン・ソース電圧
に対してプロツトされることを除外すれば、第２図と同
様の情報を示す。曲線の交差は、信号SOがＮチヤネルト
ランジスタ45の電流運搬能力の２倍であるＰチヤネルト
ランジスタ52の結果となる電圧である。信号SOの合成電
圧は、第３図に示されるようにVDDに極めて近い。出力
バツフア16は、かくして、選択されたメモリセルがロー
スレツシヨールドステート（状態）にある場合に対し
て、信号SOをロジツクハイと容易に認識する。
現在の実施例において、選択されたメモリセルであるト
ランジスタ32が、ハイスレツシヨールド電圧状態にある
場合にとつて、選択されたメモリセルの導電率は、選択
された基準セル即ち現在の実施例の基準セルを表わすト
ランジスタ36より極めて小さい。選択されたメモリセル
の如くトランジスタ32を介する電流は、ビツトライン38
上の電圧及びトランジスタ32の導電率によつて決定され
る。高い（ハイ）スレツシヨールドステートに対して実
質的に導電率を減少させ、ビツトライン電圧を同一にす
ることにより、電流は、ロースレツシヨールド電圧状態
と比較して実質的に減少される。典型的には、トランジ
スタ32の導電率は、ハイスレツシヨールド電圧状態に対
してロースレツシヨールド電圧状態よりも少なくとも10
倍小さくなる。しかし、センス増幅器11は、ロースレツ
シヨールド電圧とハイスレツシヨールド電圧との導電率
比が10よりも極めて小さい場合に有効である。例えば、
ロジツクステート間の比を4:1とし、トランジスタ32に
よりＰチヤネルトランジスタ51から引き出される電流
は、トランジスタ36によりＰチヤネルトランジスタ54よ
り引き出される電流の1/4と仮定しよう。Ｎチヤネルト
ランジスタ45の電流運搬能力はＰチヤネルトランジスタ
54を流れる電流に等しい。何となれば、この実例におい
て、Ｐチヤネルトランジスタ54を流れる電流は、Ｐチヤ
ネルトランジスタ51を流れる電流の４倍であるから、Ｎ
チヤネルトランジスタ45の電流運搬能力は、Ｐチヤネル
トランジスタ51を流れる電流の４倍となる。Ｐチヤネル
トランジスタ52の電流運搬能力はＰチヤネルトランジス
タ51を流れる電流の２倍に等しい。従つて、Ｎチヤネル
トランジスタ45の電流運搬能力はＰチヤネルトランジス
タ52の２倍に等しい。
ランジスタ32が、ハイスレツシヨールド電圧状態にある
場合にとつて、選択されたメモリセルの導電率は、選択
された基準セル即ち現在の実施例の基準セルを表わすト
ランジスタ36より極めて小さい。選択されたメモリセル
の如くトランジスタ32を介する電流は、ビツトライン38
上の電圧及びトランジスタ32の導電率によつて決定され
る。高い（ハイ）スレツシヨールドステートに対して実
質的に導電率を減少させ、ビツトライン電圧を同一にす
ることにより、電流は、ロースレツシヨールド電圧状態
と比較して実質的に減少される。典型的には、トランジ
スタ32の導電率は、ハイスレツシヨールド電圧状態に対
してロースレツシヨールド電圧状態よりも少なくとも10
倍小さくなる。しかし、センス増幅器11は、ロースレツ
シヨールド電圧とハイスレツシヨールド電圧との導電率
比が10よりも極めて小さい場合に有効である。例えば、
ロジツクステート間の比を4:1とし、トランジスタ32に
よりＰチヤネルトランジスタ51から引き出される電流
は、トランジスタ36によりＰチヤネルトランジスタ54よ
り引き出される電流の1/4と仮定しよう。Ｎチヤネルト
ランジスタ45の電流運搬能力はＰチヤネルトランジスタ
54を流れる電流に等しい。何となれば、この実例におい
て、Ｐチヤネルトランジスタ54を流れる電流は、Ｐチヤ
ネルトランジスタ51を流れる電流の４倍であるから、Ｎ
チヤネルトランジスタ45の電流運搬能力は、Ｐチヤネル
トランジスタ51を流れる電流の４倍となる。Ｐチヤネル
トランジスタ52の電流運搬能力はＰチヤネルトランジス
タ51を流れる電流の２倍に等しい。従つて、Ｎチヤネル
トランジスタ45の電流運搬能力はＰチヤネルトランジス
タ52の２倍に等しい。
第４図に図示されるのは、この状態に対するドレイン電
流−ドレイン・ソース電圧曲線であり、Ｎチヤネルトラ
ンジスタ45の電流運搬能力がＰチヤネルトランジスタ52
の２倍である。同様の情報が第５図にも示されており、
ただし、ドレイン電流に対してプロットされたドレイン
・ソース電圧の代りに、信号電圧SOがドレイン電流に対
してプロツトされている。第５図に示す如く、信号SOの
合成電圧は、極めて零に近いか又は接地電位である。こ
の電圧は、選択されたメモリセルがハイスレツシヨール
ド電圧状態にプログラムされる場合に、出力バツフア16
によつてロジツクローとして容易に認識される。
流−ドレイン・ソース電圧曲線であり、Ｎチヤネルトラ
ンジスタ45の電流運搬能力がＰチヤネルトランジスタ52
の２倍である。同様の情報が第５図にも示されており、
ただし、ドレイン電流に対してプロットされたドレイン
・ソース電圧の代りに、信号電圧SOがドレイン電流に対
してプロツトされている。第５図に示す如く、信号SOの
合成電圧は、極めて零に近いか又は接地電位である。こ
の電圧は、選択されたメモリセルがハイスレツシヨール
ド電圧状態にプログラムされる場合に、出力バツフア16
によつてロジツクローとして容易に認識される。
Ｐチヤネルトランジスタ52の電流運搬能力は、Ｎチヤネ
ルトランジスタ45の２倍の大きさである場合、センス増
幅器11は、ロジツクハイとして容易に認識し得る電圧に
おいて信号SOを与える。Ｎチヤネルトランジスタ45の電
流運搬能力がＰチヤネルトランジスタ52の２倍の大きさ
である場合、センス増幅器11は、ロジツクロー（low）
として容易に認識し得る電圧の信号SOを与える。Ｐチヤ
ネルトランジスタ54,53及びＮチヤネルトランジスタ46
は、選択された基準メモリセルのコンダクタンスに関連
してＮチヤネルトランジスタ45の電流運搬能力を制限す
るように作用する。
ルトランジスタ45の２倍の大きさである場合、センス増
幅器11は、ロジツクハイとして容易に認識し得る電圧に
おいて信号SOを与える。Ｎチヤネルトランジスタ45の電
流運搬能力がＰチヤネルトランジスタ52の２倍の大きさ
である場合、センス増幅器11は、ロジツクロー（low）
として容易に認識し得る電圧の信号SOを与える。Ｐチヤ
ネルトランジスタ54,53及びＮチヤネルトランジスタ46
は、選択された基準メモリセルのコンダクタンスに関連
してＮチヤネルトランジスタ45の電流運搬能力を制限す
るように作用する。
Ｐチヤネルトランジスタ51は、選択されたメモリセルの
コンダクタンスに関連してＮチヤネルトランジスタ45の
電流運搬能力を制限するように作用する。
コンダクタンスに関連してＮチヤネルトランジスタ45の
電流運搬能力を制限するように作用する。
ここにおいて、発明の構成において記載された制御電流
限界について説明する。
限界について説明する。
制御電流限界とは、第２電流ミラースレーブ手段（52）
によつて提供されるものであつて、具体的にはトランジ
スタ52によつて構成されている。上述の如く、トランジ
スタ51は選択されたメモリセルのコンダクタンスに関連
するトランジスタ52の電流運搬能力（電流導通能力）に
対して制限を加えるように作用する。従つて、トランジ
スタ52もまたある電流制限（a current limit）を設定
することになる。制御（control）という形容詞はこの
電流限界に対して選択されたものである。
によつて提供されるものであつて、具体的にはトランジ
スタ52によつて構成されている。上述の如く、トランジ
スタ51は選択されたメモリセルのコンダクタンスに関連
するトランジスタ52の電流運搬能力（電流導通能力）に
対して制限を加えるように作用する。従つて、トランジ
スタ52もまたある電流制限（a current limit）を設定
することになる。制御（control）という形容詞はこの
電流限界に対して選択されたものである。
Ｐチヤネルトランジスタ54は、基準セルの導電率に関す
る基準電流を設定する。Ｎチヤネルトランジスタ46及び
Ｐチヤネルトランジスタ53,54は、Ｎチヤネルトランジ
スタ45が基準電流に制限された電流になるようにする。
基準セルの導電率は、ロー（low）電圧状態のメモリセ
ルの導電率と本質的に同一になるようにつくられ、その
理由は、基準セルは、メモリセルと同一につくられ、ロ
ー（low）電圧状態であるプログラムされない状態のま
まであるからである。Ｐチヤネルトランジスタ51は、選
択されたメモリセルのロジツク状態を表わす電流を設定
する。選択されたメモリセルのロジツク状態が、基準セ
ルと同一である時、Ｐチヤネルトランジスタ51を介する
電流は、Ｐチヤネルトランジスタ52の電流運搬能力が、
Ｎチヤネルトランジスタ45の電流運搬能力より著しく大
きくなるようにする。選択されたメモリセルのロジツク
状態は、基準セルのそれと異なる場合、Ｐチヤネルトラ
ンジスタ51を介する電流は、Ｐチヤネルトランジスタ52
の電流運搬能力が、Ｎチヤネトランジスタ45の電流運搬
能力よりも著しく小さくなるようにする。
る基準電流を設定する。Ｎチヤネルトランジスタ46及び
Ｐチヤネルトランジスタ53,54は、Ｎチヤネルトランジ
スタ45が基準電流に制限された電流になるようにする。
基準セルの導電率は、ロー（low）電圧状態のメモリセ
ルの導電率と本質的に同一になるようにつくられ、その
理由は、基準セルは、メモリセルと同一につくられ、ロ
ー（low）電圧状態であるプログラムされない状態のま
まであるからである。Ｐチヤネルトランジスタ51は、選
択されたメモリセルのロジツク状態を表わす電流を設定
する。選択されたメモリセルのロジツク状態が、基準セ
ルと同一である時、Ｐチヤネルトランジスタ51を介する
電流は、Ｐチヤネルトランジスタ52の電流運搬能力が、
Ｎチヤネルトランジスタ45の電流運搬能力より著しく大
きくなるようにする。選択されたメモリセルのロジツク
状態は、基準セルのそれと異なる場合、Ｐチヤネルトラ
ンジスタ51を介する電流は、Ｐチヤネルトランジスタ52
の電流運搬能力が、Ｎチヤネトランジスタ45の電流運搬
能力よりも著しく小さくなるようにする。
第６図に示されているのはコントロールクロツク17のブ
ロツク図である。コントロールクロツク17は、アドレス
変換検出器（ATD）71,インバータ72,73、増幅器74,75、
ワードライン76、フローテイングゲートトランジスタ7
7,電流ミラー78,ビツトライン79、リセツト回路80、ナ
ンド（NAND）ゲート81、及び遅延回路82を具える。列又
は行アドレス変換の変化に応答して、アドレス変換検出
器（ATD）71は、約10ns時間幅のロジツクロー（low）パ
ルスとして＊PC信号を発生する。信号の前のこの米印
（＊）は、信号がロジツクローにおいてアクテイブであ
ることを示すのに利用される。インバータ72,73は、各
々信号PCを受信する入力を有し、かつ各々が出力を有す
る。増幅器75は、入力をインバータ72の出力に結合さ
せ、出力をワードライン76に接続させる。インバータ72
と共に増幅器75は、行デコーダ14によつて使用されるも
のと同一回路を具え、ワードラインをイネーブルにす
る。ワードライン76は、メモリアレイ12のワードライン
41の如きワードラインと同一の方法でつくられる。フロ
ーテイングゲートトランジスタ77は、プログラムされな
いフローテイングゲートトランジスタであり、それは、
ゲートをワードライン76に接続させ、ドレインを電流ミ
ラー78に接続させ、ソースを接地に接続させる。フロー
テイングゲートトランジスタ77は、ワードライン76の端
部に接続させる。ワードライン76は、複数のフローテイ
ングゲートトランジスタを、トランジスタ83及び84のよ
うにそれに接続させる。それに接続させるフローテイン
グゲートトランジスタの全数は、第１図のメモリアレイ
12のワードラインと同数である。
ロツク図である。コントロールクロツク17は、アドレス
変換検出器（ATD）71,インバータ72,73、増幅器74,75、
ワードライン76、フローテイングゲートトランジスタ7
7,電流ミラー78,ビツトライン79、リセツト回路80、ナ
ンド（NAND）ゲート81、及び遅延回路82を具える。列又
は行アドレス変換の変化に応答して、アドレス変換検出
器（ATD）71は、約10ns時間幅のロジツクロー（low）パ
ルスとして＊PC信号を発生する。信号の前のこの米印
（＊）は、信号がロジツクローにおいてアクテイブであ
ることを示すのに利用される。インバータ72,73は、各
々信号PCを受信する入力を有し、かつ各々が出力を有す
る。増幅器75は、入力をインバータ72の出力に結合さ
せ、出力をワードライン76に接続させる。インバータ72
と共に増幅器75は、行デコーダ14によつて使用されるも
のと同一回路を具え、ワードラインをイネーブルにす
る。ワードライン76は、メモリアレイ12のワードライン
41の如きワードラインと同一の方法でつくられる。フロ
ーテイングゲートトランジスタ77は、プログラムされな
いフローテイングゲートトランジスタであり、それは、
ゲートをワードライン76に接続させ、ドレインを電流ミ
ラー78に接続させ、ソースを接地に接続させる。フロー
テイングゲートトランジスタ77は、ワードライン76の端
部に接続させる。ワードライン76は、複数のフローテイ
ングゲートトランジスタを、トランジスタ83及び84のよ
うにそれに接続させる。それに接続させるフローテイン
グゲートトランジスタの全数は、第１図のメモリアレイ
12のワードラインと同数である。
信号＊PCがロジツクローの時、インバータ72の出力は、
ロジツクハイとなり、インバータ72の出力に接続させる
リセツト回路80を起動する。起動されると、リセツト回
路80は、ワードライン76とビツトライン79を接地にリセ
ツトする。また、信号＊PCがロジツクローの時、インバ
ータ73は、増幅器74の入力にロジツクハイ出力を与え
る。増幅器74は、入力をインバータ73の出力に接続さ
せ、出力をビツトラインプリチヤージ信号BPを与えるよ
うに使用する。インバータ73からロジツクハイを受信す
ることにより、増幅器74は、ビツトラインプリチヤージ
信号BPをロジツクローからロジツクハイに切換える。こ
れにより、メモリアレイ12のビツトラインを接地に近い
電位にプリチヤージさせる。
ロジツクハイとなり、インバータ72の出力に接続させる
リセツト回路80を起動する。起動されると、リセツト回
路80は、ワードライン76とビツトライン79を接地にリセ
ツトする。また、信号＊PCがロジツクローの時、インバ
ータ73は、増幅器74の入力にロジツクハイ出力を与え
る。増幅器74は、入力をインバータ73の出力に接続さ
せ、出力をビツトラインプリチヤージ信号BPを与えるよ
うに使用する。インバータ73からロジツクハイを受信す
ることにより、増幅器74は、ビツトラインプリチヤージ
信号BPをロジツクローからロジツクハイに切換える。こ
れにより、メモリアレイ12のビツトラインを接地に近い
電位にプリチヤージさせる。
信号＊PCがロジツクハイに戻つて切換わる場合、インバ
ータ72は、リセツト回路80を非活性化するロジツクロー
出力を与え、インバータ75に、ワードラインをイネーブ
ルする行デコーダ14と類似的にロジツクハイをワードラ
インに与えるようにさせる。トランジスタ83及び84のよ
うにそこに接続されるワードライン76及びトランジスタ
は、メモリアレイ12のワードラインをイネーブルする遅
延を擬制する（simulate）。メモリアレイ12のワードラ
インをイネーブルする遅延は、ポリシリコンの導電率及
び、ワードラインの幅及び深さのようなプロセス変化と
共に変化するであろう。これらの変化は、ワードライン
の遅延の変化に整合させるようにワードライン76に整合
される。フローテイングゲートトランジスタ77は、ロジ
ツクハイを受信し、それに応答して電流ミラー78から電
流を引き出し始める。信号＊PCがまず、ロジツクローに
切換えることによつてアドレス変換し、フローテイング
ゲートトランジスタ77がイネーブルされることを示す時
間からの遅延が存在する。遅延は、パルス＊PCのロジツ
クローの時間幅、インバータ72及び75の遅延、ワードラ
イン76に沿つた伝播遅延、の合計である。アドレス変換
からトランジスタをイネーブルするまでの遅延は、ワー
ドラインの端部においてメモリセルをイネーブルするア
ドレス変換から行デコーダ14までの遅延と同一である。
これは、フローテイングゲートトランジスタ77をイネー
ブルする遅延用に使用される回路が、ワードラインの端
部においてメモリセルをイネーブルするのに使用される
回路をまねたものであることは確かである。
ータ72は、リセツト回路80を非活性化するロジツクロー
出力を与え、インバータ75に、ワードラインをイネーブ
ルする行デコーダ14と類似的にロジツクハイをワードラ
インに与えるようにさせる。トランジスタ83及び84のよ
うにそこに接続されるワードライン76及びトランジスタ
は、メモリアレイ12のワードラインをイネーブルする遅
延を擬制する（simulate）。メモリアレイ12のワードラ
インをイネーブルする遅延は、ポリシリコンの導電率及
び、ワードラインの幅及び深さのようなプロセス変化と
共に変化するであろう。これらの変化は、ワードライン
の遅延の変化に整合させるようにワードライン76に整合
される。フローテイングゲートトランジスタ77は、ロジ
ツクハイを受信し、それに応答して電流ミラー78から電
流を引き出し始める。信号＊PCがまず、ロジツクローに
切換えることによつてアドレス変換し、フローテイング
ゲートトランジスタ77がイネーブルされることを示す時
間からの遅延が存在する。遅延は、パルス＊PCのロジツ
クローの時間幅、インバータ72及び75の遅延、ワードラ
イン76に沿つた伝播遅延、の合計である。アドレス変換
からトランジスタをイネーブルするまでの遅延は、ワー
ドラインの端部においてメモリセルをイネーブルするア
ドレス変換から行デコーダ14までの遅延と同一である。
これは、フローテイングゲートトランジスタ77をイネー
ブルする遅延用に使用される回路が、ワードラインの端
部においてメモリセルをイネーブルするのに使用される
回路をまねたものであることは確かである。
フローテイングゲートトランジスタ77は、電流ミラー78
がビツトライン79に与えるのに使用する電流ミラー78か
らの基準電流を引き出す。フローテイングゲートトラン
ジスタ77は、メモリセルにより引き出される電流と類似
の電流を引き出す。更に、フローテイングゲートトラン
ジスタ77は、基準セルを表わすトランジスタ36,37のよ
うなプログラムされない状態のフローテイングゲート・
トランジスタのスレツシヨールド電圧に整合する。結
局、コントロールクロツク17は、環境変化と共にプロセ
ス変化を通じてスレツシヨールド電圧変化のトラツキン
グ（tracking）を含んでいる。電流ミラー78は、フロー
テイングゲートトランジスタ77を介して引き出される電
流を使用してビツトライン79に供給される電流を決定
し、ナンド（NAND）ゲート81により検出される電圧まで
ビツトライン79をチヤージする。ナンド（NAND）ゲート
81は、ビツトライン79の端部に接続された第１入力と、
信号＊PCを受信する第２入力と、信号SRを与える出力を
有する。遅延回路82は、信号SRを受信する入力と、信号
BEを与える出力とを有する。ビツトライン79は、メモリ
アレイ12のビツトライン38のようなビツトラインに類似
のキヤパシタンス特性を有するようにつくられる。メモ
リアレイ12の各ビツトライン38は、ワードラインの数と
等しいフローテイングゲートトランジスタのドレインを
そこに接続した。これらのドレインは、ビツトライン38
のキヤパシタンスに加算する。このドレインキヤパシタ
ンスは、プロセスと共に変化する。更に、このドレイン
キヤパシタンスは、電圧と独特の関係をもつている。メ
モリアレイ12のビツトラインの動作に整合させるため
に、ビツトライン79は、フローテイングゲートトランジ
スタのドレインのキヤパシタンスと同一型である付加的
キヤパシタンスをそれに付加させる。フローテイングゲ
ートトランジスタのドレインは、メモリが形成される基
板上に形成されるN+領域である。従つて、フローテイン
グゲートトランジスタドレイン領域に匹敵するN+領域
は、ビツトライン79に接続され、所望の付加的キヤパシ
タンスを形成する。この付加されたキヤパシタンスは、
ビツトライン79と第６図の接地との間に接続されるコン
デンサ90によつて示される。かくして、コンデンサ90
は、ビツトライン39上のドレインキヤパシタンスの容量
と比較し得る特性を有する。結局、ビツトライン39上の
ドレインキヤパシタンスの変化による遅延の変化は、ビ
ツトライン79の同様の遅延変化を発生する。ビツトライ
ン79がロジツクハイとして認識される充分な電圧に達す
ると、ナンド（NAND）ゲート81は、インバータ72の出力
がロジツクローである限り、信号SRをロジツクローとし
て出力するであろう。インバータ72の出力は、ロジツク
ローのパルスに信号＊PCを発生させるアドレス変換に応
答する以外は、ロジツクローである。信号＊PCがロジツ
クローである限り、ナンド（NAND）ゲート81はロジツク
ハイにて信号SRを出力し、リセツト回路80は、ビツトラ
イン79とワードライン76をリセツトする。信号＊PCがロ
ジツクローに切換わる前に、ビツトライン79は通常はロ
ジツクハイであるので、ナンド（NAND）ゲートは、ロジ
ツクローの信号SRを供給する。信号＊PCがロジツクロー
に切換わることにより、信号SRはロジツクハイに切換え
られ、信号＊PCがロジツクローである時間の間、それに
保持される。信号＊PCがロジツクローに切換えられる時
までに、リセツト回路80はビツトライン79をロジツクロ
ーにリセツトする。次に、ビツトライン79は、ビツトラ
イン79がイネーブルされるワードライン76によつてロジ
ツクハイに充電されるまで、ナンド（NAND）ゲート81が
ロジツクハイの信号SRを発生させ、フローテイングゲー
トトランジスタ77は電流ミラー78から電流を引き出し、
電流ミラー78は、ビツトライン79に電流を供給し、ビツ
トライン79がロジツクハイに到達するまで充電電流を供
給する。かくして、信号SRは、アドレス変換が検出され
る時間よりビツトライン79がロジツクハイに充電される
まで、ロジツクハイである。ビツトライン79が、ロジツ
クハイである信号SRの時間間隔の間ロジツクハイに充電
されるまで、信号＊PCがロジツクローに切換えられる時
間幅は、センス増幅器11の最適動作用に選択される。信
号SRのロジツクハイの時間幅を決定するように選択され
る要素は、データが検知され得る速度に影響を与えるメ
モリ10内の変化に整合するように選択された。特に、ビ
ツトライン変化、ワードライン変化及びプログラムされ
ないメモリセルのスレツシヨールド電圧変化は、ロジツ
クハイにて信号SRの時間幅を決定するコントロールクロ
ツク17に固有的に与えられる対応する変化を有する。
がビツトライン79に与えるのに使用する電流ミラー78か
らの基準電流を引き出す。フローテイングゲートトラン
ジスタ77は、メモリセルにより引き出される電流と類似
の電流を引き出す。更に、フローテイングゲートトラン
ジスタ77は、基準セルを表わすトランジスタ36,37のよ
うなプログラムされない状態のフローテイングゲート・
トランジスタのスレツシヨールド電圧に整合する。結
局、コントロールクロツク17は、環境変化と共にプロセ
ス変化を通じてスレツシヨールド電圧変化のトラツキン
グ（tracking）を含んでいる。電流ミラー78は、フロー
テイングゲートトランジスタ77を介して引き出される電
流を使用してビツトライン79に供給される電流を決定
し、ナンド（NAND）ゲート81により検出される電圧まで
ビツトライン79をチヤージする。ナンド（NAND）ゲート
81は、ビツトライン79の端部に接続された第１入力と、
信号＊PCを受信する第２入力と、信号SRを与える出力を
有する。遅延回路82は、信号SRを受信する入力と、信号
BEを与える出力とを有する。ビツトライン79は、メモリ
アレイ12のビツトライン38のようなビツトラインに類似
のキヤパシタンス特性を有するようにつくられる。メモ
リアレイ12の各ビツトライン38は、ワードラインの数と
等しいフローテイングゲートトランジスタのドレインを
そこに接続した。これらのドレインは、ビツトライン38
のキヤパシタンスに加算する。このドレインキヤパシタ
ンスは、プロセスと共に変化する。更に、このドレイン
キヤパシタンスは、電圧と独特の関係をもつている。メ
モリアレイ12のビツトラインの動作に整合させるため
に、ビツトライン79は、フローテイングゲートトランジ
スタのドレインのキヤパシタンスと同一型である付加的
キヤパシタンスをそれに付加させる。フローテイングゲ
ートトランジスタのドレインは、メモリが形成される基
板上に形成されるN+領域である。従つて、フローテイン
グゲートトランジスタドレイン領域に匹敵するN+領域
は、ビツトライン79に接続され、所望の付加的キヤパシ
タンスを形成する。この付加されたキヤパシタンスは、
ビツトライン79と第６図の接地との間に接続されるコン
デンサ90によつて示される。かくして、コンデンサ90
は、ビツトライン39上のドレインキヤパシタンスの容量
と比較し得る特性を有する。結局、ビツトライン39上の
ドレインキヤパシタンスの変化による遅延の変化は、ビ
ツトライン79の同様の遅延変化を発生する。ビツトライ
ン79がロジツクハイとして認識される充分な電圧に達す
ると、ナンド（NAND）ゲート81は、インバータ72の出力
がロジツクローである限り、信号SRをロジツクローとし
て出力するであろう。インバータ72の出力は、ロジツク
ローのパルスに信号＊PCを発生させるアドレス変換に応
答する以外は、ロジツクローである。信号＊PCがロジツ
クローである限り、ナンド（NAND）ゲート81はロジツク
ハイにて信号SRを出力し、リセツト回路80は、ビツトラ
イン79とワードライン76をリセツトする。信号＊PCがロ
ジツクローに切換わる前に、ビツトライン79は通常はロ
ジツクハイであるので、ナンド（NAND）ゲートは、ロジ
ツクローの信号SRを供給する。信号＊PCがロジツクロー
に切換わることにより、信号SRはロジツクハイに切換え
られ、信号＊PCがロジツクローである時間の間、それに
保持される。信号＊PCがロジツクローに切換えられる時
までに、リセツト回路80はビツトライン79をロジツクロ
ーにリセツトする。次に、ビツトライン79は、ビツトラ
イン79がイネーブルされるワードライン76によつてロジ
ツクハイに充電されるまで、ナンド（NAND）ゲート81が
ロジツクハイの信号SRを発生させ、フローテイングゲー
トトランジスタ77は電流ミラー78から電流を引き出し、
電流ミラー78は、ビツトライン79に電流を供給し、ビツ
トライン79がロジツクハイに到達するまで充電電流を供
給する。かくして、信号SRは、アドレス変換が検出され
る時間よりビツトライン79がロジツクハイに充電される
まで、ロジツクハイである。ビツトライン79が、ロジツ
クハイである信号SRの時間間隔の間ロジツクハイに充電
されるまで、信号＊PCがロジツクローに切換えられる時
間幅は、センス増幅器11の最適動作用に選択される。信
号SRのロジツクハイの時間幅を決定するように選択され
る要素は、データが検知され得る速度に影響を与えるメ
モリ10内の変化に整合するように選択された。特に、ビ
ツトライン変化、ワードライン変化及びプログラムされ
ないメモリセルのスレツシヨールド電圧変化は、ロジツ
クハイにて信号SRの時間幅を決定するコントロールクロ
ツク17に固有的に与えられる対応する変化を有する。
信号SRは、選択されたビツトラインが実際に読出される
準備状態になるまで、Ｎチヤネルトランジスタ44を経由
してＰチヤネルトランジスタ52及びＮチヤネルトランジ
スタ45を接地保持するのに使用される。選択されたビツ
トラインは、ビツトラインが充電されるまで読出される
準備状態ではない。その理由は、Ｐチヤネルトランジス
タ51が選択されたビツトラインを充電する電流を供給す
るからである。選択されたメモリセルがハイスレツシヨ
ールド電圧を有する場合、検出機構は、Ｐチヤネルトラ
ンジスタ51を介して流れる比較的小電流が存在するか否
かによる。しかし、選択されたビツトラインの充電の
間、Ｐチヤネルトランジスタ51を介する電流は、Ｐチヤ
ネルトランジスタ54を介して電流よりも著しく小さくな
いので、信号SOは、Ｎチヤネルトランジスタ44がそれを
接地に保持しない場合、選択されたビツトラインの充電
の間ロジツクハイに移行するであろう。選択されたビツ
トラインの間、ロジツクハイに切換わる信号SOは、たと
え選択されたメモリセルがハイスレツシヨールド電圧状
態にあるとしても、発生するであろう。信号SRは、選択
されたメモリセルがハイスレツシヨールド状態にある場
合、ロジツクローになるものと考えられる。若し、Ｎチ
ヤネルトランジスタ44が、選択されたビツトラインの充
電の間、信号SOをロジツクローに保持しないならば、選
択されたスレツシヨールド電圧のメモリセルの場合に対
して信号SOがロジツクローに切換わる回復時間が存在す
るであろう。勿論、選択されたメモリセルがロースレツ
シヨールド電圧状態にある時、信号SOがロジツクローか
らロジツクハイに切換わる遷移時間が存在する。この遷
移時間は、ロジツクハイからロジツクロー遷移になる時
間よりも小さい。その理由は、Ｐチヤネルトランジスタ
52はＮチヤネルトランジスタ45の電流運搬能力の２倍の
能力を有するから、Ｎチヤネルトランジスタ45及びＰチ
ヤネルトランジスタ52のドレインのキヤパシタンスは速
やかに充電されるからである。たとえ、ハイスレツシヨ
ールド状態にあつたとしても、選択されたメモリは、Ｐ
チヤネルトランジスタ52において反射されるある漏洩電
流があり、ロジツクハイから信号SOのロジツクロー遷移
にある作業をする。
準備状態になるまで、Ｎチヤネルトランジスタ44を経由
してＰチヤネルトランジスタ52及びＮチヤネルトランジ
スタ45を接地保持するのに使用される。選択されたビツ
トラインは、ビツトラインが充電されるまで読出される
準備状態ではない。その理由は、Ｐチヤネルトランジス
タ51が選択されたビツトラインを充電する電流を供給す
るからである。選択されたメモリセルがハイスレツシヨ
ールド電圧を有する場合、検出機構は、Ｐチヤネルトラ
ンジスタ51を介して流れる比較的小電流が存在するか否
かによる。しかし、選択されたビツトラインの充電の
間、Ｐチヤネルトランジスタ51を介する電流は、Ｐチヤ
ネルトランジスタ54を介して電流よりも著しく小さくな
いので、信号SOは、Ｎチヤネルトランジスタ44がそれを
接地に保持しない場合、選択されたビツトラインの充電
の間ロジツクハイに移行するであろう。選択されたビツ
トラインの間、ロジツクハイに切換わる信号SOは、たと
え選択されたメモリセルがハイスレツシヨールド電圧状
態にあるとしても、発生するであろう。信号SRは、選択
されたメモリセルがハイスレツシヨールド状態にある場
合、ロジツクローになるものと考えられる。若し、Ｎチ
ヤネルトランジスタ44が、選択されたビツトラインの充
電の間、信号SOをロジツクローに保持しないならば、選
択されたスレツシヨールド電圧のメモリセルの場合に対
して信号SOがロジツクローに切換わる回復時間が存在す
るであろう。勿論、選択されたメモリセルがロースレツ
シヨールド電圧状態にある時、信号SOがロジツクローか
らロジツクハイに切換わる遷移時間が存在する。この遷
移時間は、ロジツクハイからロジツクロー遷移になる時
間よりも小さい。その理由は、Ｐチヤネルトランジスタ
52はＮチヤネルトランジスタ45の電流運搬能力の２倍の
能力を有するから、Ｎチヤネルトランジスタ45及びＰチ
ヤネルトランジスタ52のドレインのキヤパシタンスは速
やかに充電されるからである。たとえ、ハイスレツシヨ
ールド状態にあつたとしても、選択されたメモリは、Ｐ
チヤネルトランジスタ52において反射されるある漏洩電
流があり、ロジツクハイから信号SOのロジツクロー遷移
にある作業をする。
使用禁止手段に関する重要な点は、センス増幅器はアド
レス変換に応答して使用禁止（デイスエーブル）にされ
るということである。アドレス変換に応答して、使用禁
止する機能に関する構成が発明の構成に記載された理由
もここにある。チツプイネーブル信号に応答して使用禁
止することが１つの機能として含まれているけれども、
その特別の機能性が本発明の目的として請求されている
わけではない。
レス変換に応答して使用禁止（デイスエーブル）にされ
るということである。アドレス変換に応答して、使用禁
止する機能に関する構成が発明の構成に記載された理由
もここにある。チツプイネーブル信号に応答して使用禁
止することが１つの機能として含まれているけれども、
その特別の機能性が本発明の目的として請求されている
わけではない。
チツプイネーブル信号（CE）の典型的な使用用途は、消
費電力を低減化するための使用禁止手段（回路）（disa
bling circuits）である。このような使用用途を教示す
る先行技術におけるセンス増幅器は１つのアドレス変換
に応答して所定の論理状態にセンス増幅器をプリセツト
（presetting）することを示唆するものではない。１つ
のアドレス変換に応答して所定の論理状態にセンス増幅
器をプリセツトするということは、所定の論理状態へ出
力をプリセツト（preset）する上で有効に使用されうる
ものである。なぜならば、もしも１つのアドレス変換に
応答して所定の論理状態にセンス増幅器をプリセツトす
るということが行なわれないとすれば、他の論理状態に
落ち着くまでにもつと遅くゆつくりした時間のかかるも
のとなるはずだからである。
費電力を低減化するための使用禁止手段（回路）（disa
bling circuits）である。このような使用用途を教示す
る先行技術におけるセンス増幅器は１つのアドレス変換
に応答して所定の論理状態にセンス増幅器をプリセツト
（presetting）することを示唆するものではない。１つ
のアドレス変換に応答して所定の論理状態にセンス増幅
器をプリセツトするということは、所定の論理状態へ出
力をプリセツト（preset）する上で有効に使用されうる
ものである。なぜならば、もしも１つのアドレス変換に
応答して所定の論理状態にセンス増幅器をプリセツトす
るということが行なわれないとすれば、他の論理状態に
落ち着くまでにもつと遅くゆつくりした時間のかかるも
のとなるはずだからである。
このような論理状態遷移における速度の差については前
述の通りである。
述の通りである。
出力信号SOのある状態遷移（変換）が他の状態遷移（変
換）よりも遅いために、使用禁止手段（回路）は出力信
号SOを所定の論理状態にプリセツトすることによつて遅
い状態遷移が発生するのを防止している。この点につい
ては、センス増幅器を使用禁止にするためにのみ用いら
れるチツプイネーブル信号（CE）によつては示唆される
ものではない。
換）よりも遅いために、使用禁止手段（回路）は出力信
号SOを所定の論理状態にプリセツトすることによつて遅
い状態遷移が発生するのを防止している。この点につい
ては、センス増幅器を使用禁止にするためにのみ用いら
れるチツプイネーブル信号（CE）によつては示唆される
ものではない。
信号SRのタイミングは、極めて臨界的である。その理由
は、それは、信号SOの潜在的な誤れる遷移を避けるため
に充分長い間ロジツクハイにあり、他方、選択されたビ
ツトラインが準備状態に入るとすぐに、センス増幅器11
がセンス動作を実行するのを妨げる限りロジツクハイで
はない。結局、選択されたビツトラインが充電される
時、信号SRが丁度発生することを保証するように多大の
注意が払われる。これは、選択されたメモリセルをアク
セスする場合にメモリ10に使用されると同一の型のコン
トロールクロツク17用の回路素子を使用することによつ
て達成される。回路素子を整合することによつて、コン
トロールクロツク17によつて与えられるタイミングは、
アクセスタイムを制御するメモリ10の他の回路と同様な
方法にてプロセス変化を通じて変化する。結局、特定の
プロセスがより速いアクセスタイムを与える場合に対し
て、コントロールクロツク17は、また、より速くなるの
で、信号SRは、選択されたビツトラインが読出される準
備状態にある時に与えられる。コントロールクロツク17
は、ワードラインの端部にある選択されたメモリセルに
対するアクセスタイムである最悪の場合のアクセスタイ
ムをかたどつている。アクセスタイムの仕様は、最悪の
場合の状態に対するものであるから、より速い記憶場所
が最悪の場合の記憶場所に整合するアクセスタイムを抑
止しても悪くない。
は、それは、信号SOの潜在的な誤れる遷移を避けるため
に充分長い間ロジツクハイにあり、他方、選択されたビ
ツトラインが準備状態に入るとすぐに、センス増幅器11
がセンス動作を実行するのを妨げる限りロジツクハイで
はない。結局、選択されたビツトラインが充電される
時、信号SRが丁度発生することを保証するように多大の
注意が払われる。これは、選択されたメモリセルをアク
セスする場合にメモリ10に使用されると同一の型のコン
トロールクロツク17用の回路素子を使用することによつ
て達成される。回路素子を整合することによつて、コン
トロールクロツク17によつて与えられるタイミングは、
アクセスタイムを制御するメモリ10の他の回路と同様な
方法にてプロセス変化を通じて変化する。結局、特定の
プロセスがより速いアクセスタイムを与える場合に対し
て、コントロールクロツク17は、また、より速くなるの
で、信号SRは、選択されたビツトラインが読出される準
備状態にある時に与えられる。コントロールクロツク17
は、ワードラインの端部にある選択されたメモリセルに
対するアクセスタイムである最悪の場合のアクセスタイ
ムをかたどつている。アクセスタイムの仕様は、最悪の
場合の状態に対するものであるから、より速い記憶場所
が最悪の場合の記憶場所に整合するアクセスタイムを抑
止しても悪くない。
第１図は、本発明の好ましい実施例による不揮発性メモ
リセルのアレイを有するメモリ装置のブロツク図及び回
路図の組合せである。 第２図は、第１図の不揮発性メモリセルのアレイを有す
るメモリ装置を理解するのに有益なトランジスタ特性の
曲線である。 第３図は、第１図の不揮発性メモリセルのアレイを有す
るメモリ装置を理解するのに有益なトランジスタ特性の
曲線である。 第４図は、第１図の不揮発性メモリセルのアレイを有す
るメモリ装置を理解するのに有益なトランジスタ特性の
曲線である。 第５図は、第１図の不揮発性メモリセルのアレイを有す
るメモリ装置を理解するのに有益なトランジスタ特性の
曲線である。 第６図は、不揮発性メモリセルのアレイを有するメモリ
装置の一部分の結合ブロツク図及び回路図である。 10……メモリ 11……センス増幅器 12……メモリアレイ 13……列デコーダ 14……行デコーダ 16……出力バツフア 17……コントロールクロツク（制御クロツク） 18……基準電圧発生器 19,20,21,22,23,24,26,27……（Ｎチヤネル）結合トラ
ンジスタ 28,29,30……（Ｎチヤネル）ビツトラインプリチヤージ
トランジスタ 31……データライン 32,33,34,35,83,84……トランジスタ（メモリセル） 36,37,77……基準メモリセル（フローテイングゲートト
ランジスタ） 38,39,40,79……ビツトライン 41,42,76……ワードライン 44,45,46,47……Ｎチヤネルトランジスタ 51,52,53,54……Ｐチヤネルトランジスタ 56……ノード 61,62,63,78……電流ミラー 71……アドレス変換検出（ATD） 72,73……インバータ 74,75……増幅器 80……リセツト回路 81……ナンド（NAND）ゲート 82……遅延回路 90……コンデンサ
リセルのアレイを有するメモリ装置のブロツク図及び回
路図の組合せである。 第２図は、第１図の不揮発性メモリセルのアレイを有す
るメモリ装置を理解するのに有益なトランジスタ特性の
曲線である。 第３図は、第１図の不揮発性メモリセルのアレイを有す
るメモリ装置を理解するのに有益なトランジスタ特性の
曲線である。 第４図は、第１図の不揮発性メモリセルのアレイを有す
るメモリ装置を理解するのに有益なトランジスタ特性の
曲線である。 第５図は、第１図の不揮発性メモリセルのアレイを有す
るメモリ装置を理解するのに有益なトランジスタ特性の
曲線である。 第６図は、不揮発性メモリセルのアレイを有するメモリ
装置の一部分の結合ブロツク図及び回路図である。 10……メモリ 11……センス増幅器 12……メモリアレイ 13……列デコーダ 14……行デコーダ 16……出力バツフア 17……コントロールクロツク（制御クロツク） 18……基準電圧発生器 19,20,21,22,23,24,26,27……（Ｎチヤネル）結合トラ
ンジスタ 28,29,30……（Ｎチヤネル）ビツトラインプリチヤージ
トランジスタ 31……データライン 32,33,34,35,83,84……トランジスタ（メモリセル） 36,37,77……基準メモリセル（フローテイングゲートト
ランジスタ） 38,39,40,79……ビツトライン 41,42,76……ワードライン 44,45,46,47……Ｎチヤネルトランジスタ 51,52,53,54……Ｐチヤネルトランジスタ 56……ノード 61,62,63,78……電流ミラー 71……アドレス変換検出（ATD） 72,73……インバータ 74,75……増幅器 80……リセツト回路 81……ナンド（NAND）ゲート 82……遅延回路 90……コンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルース・エドワード・イングレス アメリカ合衆国テキサス州78745，オース チン，デイートン・ヒル・ドライブ，6713 エー番 (56)参考文献 特開 昭60−70591（ＪＰ，Ａ) 特開 昭60−80196（ＪＰ，Ａ) 特開 昭59−218896（ＪＰ，Ａ) 特開 昭60−69898（ＪＰ，Ａ)
Claims (1)
- 【請求項１】プログラムされている状態か又はプログラ
ムされていない状態かのいずれかの状態にある不揮発性
メモリセルのアレイを有し、プログラムされている状態
は第１導電率を有することを特徴とし、プログラムされ
ていない状態は、第２導電率を有することを特徴とする
不揮発性メモリセルのアレイを有するメモリ装置におい
て、 １つのアドレスに応答して１つのメモリセルを選択し、
前記選択されたメモリセルを共通のデータラインに結合
させるデコーダ手段と、 プログラムされていなくてかつ第２導電率を有する基準
メモリセルと、 基準メモリセルに結合され、第２導電率に比例する基準
電流を設定する基準電流手段と、 データラインに結合され、選択されたメモリセルの導電
率に比例するロジツク状態電流を設定するロジツク状態
電流手段と、 基準電流手段に結合され、基準電流の所定の比率として
第１電源端子と出力ノードとの間の電流限界を設定する
第１電流ミラースレーブ手段と、 ロジツク状態電流手段に結合され、ロジツク状態電流の
所定の比率として第２電源端子と出力ノードとの間の制
御電流限界を設定し、前記制御電流限界は、ロジツク状
態電流が第１導電率に関係ある場合には第１の大きさで
あり、ロジツク状態電流が第２導電率に関係ある場合に
は第２の大きさである第２電流ミラースレーブ手段と、 出力ノードに結合され、バツフアイネーブル信号が活性
化するまでは、高インピーダンス状態を保持することに
より出力信号をロジツクロー状態とし、バツフアイネー
ブル信号が活性化した後は、前記第２電流ミラースレー
ブ手段が第１の大きさの制御電流限界を設定する場合に
は第１のロジツク状態にある出力信号を与え、第２電流
ミラースレーブ手段が第２の大きさの制御電流限界を設
定する場合には第２のロジツク状態にある出力信号を与
える出力手段と、 ロジツク状態電流手段が第２のメモリセルの導電率に比
例するロジツク状態電流を設定するまで、アドレスの変
換を検出し、アドレス変換に続く所定の時間間隔の間、
センス増幅器リセツト信号を活性化し、出力ノード上の
電圧が選択されたメモリセルのロジツク状態を示した
後、バツフアイネーブル信号を活性化する、アドレス変
換検出手段と、 出力ノードに結合され、センス増幅器リセツト信号に応
答して、出力ノードを所定のロジツク状態に保持する使
用禁止手段と、 を具える不揮発性メモリセルのアレイを有するメモリ装
置。
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Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62167698A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 半導体記億装置 |
| JPS62214597A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 不揮発性メモリ回路 |
| US4888503A (en) * | 1987-10-13 | 1989-12-19 | Intel Corporation | Constant current biased common gate differential sense amplifier |
| US5226013A (en) * | 1987-12-01 | 1993-07-06 | Sgs-Thomson Microelectronics S.R.L. | Bias and precharging circuit for use in reading EPROM cells |
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
| JPH07120720B2 (ja) * | 1987-12-17 | 1995-12-20 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US4785259A (en) * | 1988-02-01 | 1988-11-15 | Motorola, Inc. | BIMOS memory sense amplifier system |
| KR930000963B1 (ko) * | 1988-03-09 | 1993-02-11 | 가부시기가이샤 도오시바 | 불휘발성 메모리 회로장치 |
| JPH0770235B2 (ja) * | 1988-06-24 | 1995-07-31 | 株式会社東芝 | 不揮発性メモリ回路装置 |
| JPH02103797A (ja) * | 1988-10-12 | 1990-04-16 | Hitachi Ltd | センスアンプ回路 |
| JP2573335B2 (ja) * | 1988-11-09 | 1997-01-22 | 株式会社東芝 | 不揮発性メモリ |
| US5148395A (en) * | 1989-04-26 | 1992-09-15 | Exar Corporation | Dual eeprom cell with current mirror differential read |
| US5068830A (en) * | 1989-05-09 | 1991-11-26 | Advanced Micro Devices | High speed static ram sensing system |
| JPH0824000B2 (ja) * | 1989-06-12 | 1996-03-06 | 株式会社東芝 | 半導体メモリ装置 |
| GB2232798B (en) * | 1989-06-12 | 1994-02-23 | Intel Corp | Electrically programmable read-only memory |
| US5198997A (en) * | 1989-08-11 | 1993-03-30 | Sony Corporation | Ultraviolet erasable nonvolatile memory with current mirror circuit type sense amplifier |
| FR2652672B1 (fr) * | 1989-10-02 | 1991-12-20 | Sgs Thomson Microelectronics | Memoire a temps de lecture ameliore. |
| JPH03241594A (ja) * | 1990-02-19 | 1991-10-28 | Fujitsu Ltd | 半導体メモリのセンス回路 |
| IT1246241B (it) * | 1990-02-23 | 1994-11-17 | Sgs Thomson Microelectronics | Circuito per la lettura dell'informazione contenuta in celle di memoria non volatili |
| DE69127918T2 (de) * | 1990-03-30 | 1998-04-02 | Fujitsu Ltd | Signalverstärkerschaltung und Halbleiterspeicher diese verwendend |
| JPH04356799A (ja) * | 1990-08-29 | 1992-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2673395B2 (ja) * | 1990-08-29 | 1997-11-05 | 三菱電機株式会社 | 半導体記憶装置およびそのテスト方法 |
| IT1247650B (it) * | 1990-10-31 | 1994-12-28 | Sgs Thomson Microelectronics | Memoria flash eprom con aumentata immunita' da soft programming su una linea di riferimento |
| DE69026946T2 (de) * | 1990-11-19 | 1996-09-05 | Sgs Thomson Microelectronics | Verbesserte Abfühlschaltung für Speicheranordnungen wie nichtflüchtige Speicher mit kompensiertem Offsetstrom |
| JPH04195900A (ja) * | 1990-11-27 | 1992-07-15 | Nec Ic Microcomput Syst Ltd | カレントミラー型センスアンプ |
| JPH0636570A (ja) * | 1992-07-16 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置のセンスアンプ回路 |
| US5608676A (en) * | 1993-08-31 | 1997-03-04 | Crystal Semiconductor Corporation | Current limited current reference for non-volatile memory sensing |
| DE69325810T2 (de) * | 1993-11-30 | 1999-11-18 | Stmicroelectronics S.R.L., Agrate Brianza | CMOS-integrierter Hochleistungs-Transkonduktanz-Operationsverstärker |
| JPH07211081A (ja) * | 1994-01-06 | 1995-08-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6353554B1 (en) | 1995-02-27 | 2002-03-05 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| KR0179097B1 (ko) * | 1995-04-07 | 1999-04-15 | 김주용 | 데이타 리드/라이트 방법 및 장치 |
| US5638322A (en) * | 1995-07-19 | 1997-06-10 | Cypress Semiconductor Corp. | Apparatus and method for improving common mode noise rejection in pseudo-differential sense amplifiers |
| JPH09265791A (ja) * | 1996-03-28 | 1997-10-07 | Nec Corp | 半導体記憶装置 |
| US5729493A (en) * | 1996-08-23 | 1998-03-17 | Motorola Inc. | Memory suitable for operation at low power supply voltages and sense amplifier therefor |
| US5812456A (en) * | 1996-10-01 | 1998-09-22 | Microchip Technology Incorporated | Switched ground read for EPROM memory array |
| GB2321736B (en) * | 1997-01-30 | 2001-04-11 | Motorola Ltd | Sense amplifier circuit |
| DE69905699T2 (de) | 1999-06-21 | 2003-10-16 | Stmicroelectronics S.R.L., Agrate Brianza | Lesevorgang für nichtflüchtige Speicher mit einem mit der Lesespannung variablen Abtaststrom, und Anordnung zur Verwirkligung dieses Vorgangs |
| US6573772B1 (en) | 2000-06-30 | 2003-06-03 | Intel Corporation | Method and apparatus for locking self-timed pulsed clock |
| JP2002251890A (ja) | 2001-02-26 | 2002-09-06 | Mitsubishi Electric Corp | 信号増幅回路およびそれを備える半導体記憶装置 |
| TW516267B (en) | 2002-01-16 | 2003-01-01 | Winbond Electronics Corp | Dynamic pre-charging current sensing amplifier |
| US6711068B2 (en) | 2002-06-28 | 2004-03-23 | Motorola, Inc. | Balanced load memory and method of operation |
| US6580298B1 (en) | 2002-06-28 | 2003-06-17 | Motorola, Inc. | Three input sense amplifier and method of operation |
| US6621729B1 (en) | 2002-06-28 | 2003-09-16 | Motorola, Inc. | Sense amplifier incorporating a symmetric midpoint reference |
| US6711052B2 (en) * | 2002-06-28 | 2004-03-23 | Motorola, Inc. | Memory having a precharge circuit and method therefor |
| JP4422558B2 (ja) * | 2004-06-10 | 2010-02-24 | 富士通マイクロエレクトロニクス株式会社 | メモリ装置 |
| US7522463B2 (en) | 2007-01-12 | 2009-04-21 | Atmel Corporation | Sense amplifier with stages to reduce capacitance mismatch in current mirror load |
| US7800968B2 (en) * | 2007-05-02 | 2010-09-21 | Infineon Technologies Ag | Symmetric differential current sense amplifier |
| US7782678B2 (en) | 2007-08-27 | 2010-08-24 | Infineon Technologies Ag | Self-timed integrating differential current sense amplifier |
| US8254178B2 (en) * | 2007-08-27 | 2012-08-28 | Infineon Technologies Ag | Self-timed integrating differential current |
| US8645617B2 (en) * | 2008-12-09 | 2014-02-04 | Rambus Inc. | Memory device for concurrent and pipelined memory operations |
| CN103794252B (zh) | 2012-10-29 | 2018-01-09 | 硅存储技术公司 | 用于读出放大器的低电压电流参考产生器 |
| US9659606B2 (en) * | 2014-12-17 | 2017-05-23 | Mediatek Inc. | Differential sensing circuit with dynamic voltage reference for single-ended bit line memory |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3936731A (en) * | 1974-11-14 | 1976-02-03 | Rca Corporation | Amplifier with fast recovery after input signal overswing |
| US4301518A (en) * | 1979-11-01 | 1981-11-17 | Texas Instruments Incorporated | Differential sensing of single ended memory array |
| JPS5693363A (en) * | 1979-12-04 | 1981-07-28 | Fujitsu Ltd | Semiconductor memory |
| JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
| JPS59186188A (ja) * | 1983-04-07 | 1984-10-22 | Fujitsu Ltd | センス増幅器 |
| JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
| JPS6052996A (ja) * | 1983-09-02 | 1985-03-26 | Agency Of Ind Science & Technol | センスアンプ回路 |
| JPH0666115B2 (ja) * | 1983-09-26 | 1994-08-24 | 株式会社東芝 | 半導体記憶装置 |
| JPS6070591A (ja) * | 1983-09-28 | 1985-04-22 | Nec Corp | センスアンプ |
| JPS6080196A (ja) * | 1983-10-07 | 1985-05-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
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