JPH07505972A - 異なるバイト順序を有する要素間の通信を容易にする装置，システム及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 異なるバイト順序を有する要素間の通信を容易にする装置、システム及び方法発 明の背景 １０発明の分野 本発明は、第１のバイト順序（ｂｙｔｅ　ｏｒｄｅｒｉｎｇ）を有するコンピュ ータ関連の要素が第２のバイト順序を有するコンピュータ関連の要素と効率的に 通信することを可能にするシステム及び方法に関する。本発明の実施例は、２つ の要素が同じバイト順序を有しているかどうかを判定し、その２つの要素が相互 に通信するのを可能にする条件を作成するシステム及び方法をも視野に入れてい る。更に、本発明の実施例は、その２つの要素が相互に通信することを可能にす る条件が動的に管理され得ることを考慮している。

■　関連技術 過去数十年の間に、種々のタイプのコンピュータ・アーキテクチャが展開してき た。多（のコンピュータ製造業者は、それぞれ独自のスキームとプロトコルとを 発展させ、しばしば、異なるスキームとプロトコルとを用いている装置の間での 通信を妨げてきた。その結果として、近年、コンピュータ産業の内部では、その ままでは互換性のない装置を相互に通信可能にしようとする努力が多く費やされ てきている。

コンピュータ製造業者の間で生じてきたそのようなプロトコルの差異の１つとし て、コンピュータ・システム内での「バイト順序」がある。バイト順序は、最下 位から最上位まで（典型的には「ワード」又はその一部の内部で）バイトがラン クされている順序に関し、ビット順序（これは、ビットがランクされる順序に関 する）に対するものである。

プロセッサ・インターフェース、メモリ装置、Ｉ１０インターフェース等の要素 は、典型的には、特定のバイト順序を利用するためには予め構成しておくことが 必要である。こうして、これらの要素は、従来型のコンピュータ・システム内で 効率的に通信を行うことができる。オペレーティング・システムやアプリケーシ ョン・プログラムなどのソフトウェア要素は、典型的には、それらが組み立てら れているハードウェアのバイト順序を内在的に利用している（そして、そのハー ドウェアを「有している」といわれる）。バイト順序は、プロセッサ自体のレジ スタの問題ではない。これは、レジスタ内のバイトは、典型的には、選択的にア クセスされ得ない（従って、最下位バイトは、最も低いオーダーのビットから成 るものである）からである。

コンピュータ・アーキテクチャの大部分は、バイト順序の型（ｓｃｈｅｍｅ）の ２つの異なるタイプの中の１つを用いている。第１のタイプでは、最下位バイト は、１ワードの８最下位ビットから成る。同様に、最下位バイトは、８最上位ビ ットから成る。各バイトの地位（ｓ　１ｇｎ１　ｆ　１ｃａｎｃｅ）は、従って 、包含するビットの地位に比例する。

この第１のタイプのバイト順序は、この産業では、「リトル・エンディアン（ｌ ｉｔｔｌｅ　ｅｎｄｉａｎ）Ｊバイト順序として知られている。この用語は、Ｄ ａｎｎｙ　Ｃｏｈｅｎ、＋Ｏｎ　Ｈｏ１ｙ　Ｗａｒｓ　Ａｎｄ　Ａ　ＰｌｅａＦ ｏｒ　Ｐｅａｃｅ＋　（ＩＥＥＥ　Ｃｏｍｐｕｔｅｒ、　０ｃｔｏｂｅｒ、１９ ８１）と題する文献に由来するものである。リトル・エンディアン型のバイト順 序は、マサチューセッツ州メイナードのＤｉｇｉｔａｌ　Ｅｑｕｉｐｅｍｅｎｔ 社の製造によるＶＡＸ型のコンピュータや、カリフォルニア州すンタクララのイ ンテル社の製造によるプロセッサを用いたコンピュータで採用されている。

第２のタイプのバイト順序においては、最下位バイトは、１ワードの８最上位ビ ットから成る。従って、各バイトの地位は、従って、包含するビットの地位に反 比例している。このタイプのバイト順序は、この産業では、「ビッグ・エンディ アン（ｂｉｇ　ｅｎｄｉａｎ）Ｊ／＜イト順序として知られ、ニューヨーク州ア ーモンクの１８Ｍ社の製造による３７０メインフレーム・コンピュータや、イリ ノイ州ショーンバーグのモトローラ社の製造による６８０００型のプロセッサを 用いたコンピュータで採用されている。注意すべきは、ビッグ・エンディアン型 とリトル・エンディアン型とのどちらのタイプのバイト順序でも、ビットの地位 （すなわち、ピント・オーダー）は、バイト順序には影響されない点である。

特定のコンピュータ・システム内の要素が用いるバイト順序のタイプは、特に、 任意の与えられた時刻において１ワ一ド未満が送信される場合に、これらの要素 の間で情報が送信される態様に影響する。この情報が（通常は何らかのタイプの バスを介して）送信される特定の態様は、慣行によって決定されており、明白な パターンには従わない。この理由により、ビッグ・エンディアン型のコンピュー タ・システム（すなわち、ビッグ・エンディアン型のバイト順序を有する要素を 用いるコンピュータ・システム）と、リトル・エンディアン型のコンピュータ・ システムとにおける情報通信の例を、以下で図１〜図３を参照して説明する。

最初に図１を参照すると、この図には、２つの異なるコンピュータ・システム（ それぞれがプロセッサ及びレジスタ１０２を有しているとする）のバスを介して プロセッサ（図示せず）内のレジスタ１０２から送信される１バイトの情報の効 果を示しである。詳しくは、リトル・エンディアン型のコンピュータ・システム 内では３２ビツトのバス１０４を介して、また、ビッグ・エンディアン型のコン ピュータ・システム内では３２ビツトのバス１０６を介して、情報が送信されて いる。１バイトだけが送信されているので、情報は、レジスタ１０２の８最下位 ビット内に位置している。よって、レジスタ１０２は、バス１０４を用いた例の リトル・エンディアン型バイト順序を有するプロセッサと、バス１０６を用いた 例のビッグ・エンディアン型バイト順序を有するプロセッサとの内部にあるもの と仮定する。

図１では、バス１０４．１０６に、「バイト０」〜「バイト３」のラベルが付け られている。これは、バスを介して送信される各バイトの地位を表す（バイト０ を最下位バイトとする）。ここでは、レジスタ１０２からの１バイトの情報（情 報（Ａ））が、各バスを介してバイト１で、成る要素（図示せず）の「バイト１ 」を表す位置に送信される様子が（各コンピュータ・システムに関して）示され ている。バス１０４．１０６は、従って、バイトが要素によって受信されるバイ ト順序を反映する。結果的に、バイト情報がバス１０４．１０６上を送信される 態様は、ビッグ・エンディアン型、リトル・エンディアン型のバイト順序の使用 の間の差異を的確に図解するものとして用いられ得る。

バス１０４によって示されるリトル・エンディアン型のバイト順序とバス１０６ によって示されるビッグ・エンディアン型のバイト順序との間の最も明白な差異 は、リトル・エンディアン型のバイト順序ではバイトＯは８最下位ビットから成 るのに対して、ビッグ・エンディアン型のバイト順序ではバイト０は８最上位ビ ットから成る点である。よって、上述のように、リトル・エンディアン型のバイ ト順序ではバイト順序はビット順序に正比例するのに対して、ビッグ・エンディ アン型のバイト順序ではバイト順序とビット順序とは反比例の関係にある。

従って、バス１０４によって示されるリトル・エンディアン型のバイト順序の例 では、情報（Ａ）のバイトは、バス１０４に沿ったバイト１の位置に現れる。

ここでは、バイト１は、ビット８〜１５から成っている。バス１０６によって示 されるビッグ・エンディアン型のバイト順序の例では、情報（Ａ）のバイトは、 バス１０６に沿ったバイト１の位置に現れる。しかし、今回は、バイト１は、ビ ット１６〜２３から成っている。結果的に、リトル・エンディアン型のバイト順 序とビッグ・エンディアン型のバイト順序とは、この例では入れ替わって（フリ ップして）現れる。

次に、図２を用いて、レジスタ１０２からの情報の半ワード（２バイト）がバス １０４．１０６を介して送信される場合の効果を説明する。図２では、レジスタ １０２には、それぞれのコンピュータ・システムでバス１０４．１０６を介して 成る要素（図示せず）のバイト０とバイト１とに送信される半ワードの情報が含 まれている。バス１０４で表されるリトル・エンディアン型のコンピュータ・シ ステムでは、レジスタ内の第１のバイト（情報（Ａ））はバイト０に現れ、レジ スタ内の第２のバイト（情報（Ｂ））はバイト１に現れる。従って、情報（Ａ） は８最下位ビットを介して送信され、情報（Ｂ）は８つの次の下位ビット（ビッ ト８〜１５）を介して送信される。

これと対照的に、ビッグ・エンディアン型のコンピュータ・システム（バス１０ ６で示しである）では、情報（Ａ）はバイト１（ビット２３〜１６）に現れ、情 報（Ｂ）はバイト０（８最上位ビットから成る）に現れている。バス１０６を介 する情報は、バス１０４を介した場合と比較して、フリップされているのではな く、シフトされていることに注意すべきである（すなわち、リトル・エンディア ン型のバイト順序のバイトＯは情報（Ａ）を含み、これに対して、ビッグ・エン ディアン型のコンピュータ・システムでは、バイト０ではなくバイト１が情報（ Ａ）を含む）。

図３は、バス１０４．１０６を介して送信される１ワード（この例では４バイト ）の情報の効果を示している。図３を参照すると、レジスタ１０２内の情報の順 序は、リトル・エンディアン型のバイト順序を表すバス１０４を介しての情報の 順序と同じであることがわかる。従って、情報（Ａ）は、レジスタ１０２でもバ ス１０４を介しても両方で８最下位ビットを含む。

バス１０６を介してのビッグ・エンディアン型のバイト順序では、１ワードの情 報は、バス１０４を介してのリトル・エンディアン型のバイト順序の場合と同じ ビット・シーケンスで送信される。従って、１ワードがバス１０６を介して送信 される場合には、たとえば情報（Ａ）は、バス１０４の場合と同様に８最下位ビ ットを介して送信される。しかし、各バイト順序が、バイト０、ノくイト１等と 考える順序は変化しないことに注意すべきである。

リトル・エンディアン型及びビッグ・エンディアン型のプロトコルのノくイト順 序に関するこれ以上の説明は、上述の”Ｏｎ　Ｈｏ１ｙ　Ｗａｒｓ　Ａｎｄ　Ａ Ｐｌｅａ　Ｆｏｒ　Ｐｅａｃｅ”に与えられている。また、以上の例では３２ビ ツトのコンピュータ・アーキテクチャを示したが、説明した種々の概念は、他の サイズのアーキテクチャにも同様に適用できる。

すべての要素（プロセッサ、メモリなど）が同じバイト順序を用いるような従来 型の計算環境で操作している場合には、バイト順序は、典型的には、日々の操作 においては、平均的なユーザやプログラマにとっては、関心対象ではない。これ は、バイト・サイズの情報は、特定のアドレスに書き込まれれば、典型的には同 じアドレスにおいてアクセスされ得るからである。これは基本的な原理であって 、これなしにはコンピュータはほとんど機能し得ないであろう。

２つのバイト順序スキーム（これは以下で説明する）の間で生じる非互換性問題 のために、特定のコンピュータのバイト順序は、ユーザがどちらのタイプのソフ トウェアを購入すべきかを決める際に下すことのできる決定を制限している。

更に詳しくは、オペレーティング・システムは、典型的には、一方のノくイト順 序又は他方のバイト順序に対して書かれている。たとえば、Ｍｉｃｒｏｓｏｆｔ ＮＴはリトル・エンディアン型のコンピュータ・システムでの使用のために設計 されてお一す、他方で、Ｕｎｉｘオペレーティング・システムの大部分はビッグ ・エンディアン型のコンピュータ・システムでの使用のために設計されている。

結果的に、ユーザが使用しようとしているオペレーティング・システムのタイプ が、ユーザが購入できるコンピュータ・システムのタイプを決定することになる 。別の見方をすれば、ユーザが既に成るコンピュータを購入していれば、オペレ ーティング・システム購入に関する選択肢は限定されてしまう。

従って、ビッグ・エンディアン型又はリトル・エンディアン型のどちらの７（イ ト順序を用いても、オペレーティング・システム（及びその上で動く任意のソフ トウェア）をランすることができるコンピュータ・システムに対するニーズが生 じてきた。そうであれば、ユーザは、そのようなコンピュータ・システムを購入 できるし、いずれのバイト順序のソフトウェアも使用できる。よって、そのコン ピュータ・システムはどちらのバイト順序スキームを使っても動作することが可 能であるから、ユーザは、ビッグ・エンディアン又はリトル・エンディアン型の どちらのオペレーティング・システムでも用いることができる。

ビッグ・エンディアン又はリトル・エンディアン型のどちらのノくイト順序を用 いてもソフトウェアを動かせるコンピュータ・システムを設計する際のキーとな るステップは、ビッグ・エンディアン又はリトル・エンディアン型のどちらのモ ードでも動作するプロセッサを設計することである。カリフォルニア州すニーベ ールのＭＩＰＳコンピュータ・システムズ社は、パイエンディアン型の（すなわ ち、ビッグ・エンディアン又はリトル・エンディアン型のどちらのモードでも動 作し得る）マイクロプロセッサ（Ｒ−４０００）を設計した。結果的に、ビ・ソ ゲ・エンディアン又はリトル・エンディアン型のどちらのバイト順序を用いたオ ペレーティング・システムでもこのマイクロプロセッサを用いて動かすことがで きる。

しかし、パイエンディアンであるプロセッサを単に製作するだけでは十分ではな い。これは、従来型のコンピュータの要素は、ビッグ・エンディアン又はリトル ・エンディアン型のどちらかのバイト順序を用いるように設計されているからで ある。すなわち、メモリ装置等の要素は、ビッグ・エンディアン型のノくイト順 序スキーム又はリトル・エンディアン型のバイト順序スキームのどちらかにおい て適切にアドレス指定が可能であるように構成されているのである。

すべての要素がパイエンディアンであるようなコンピュータ・システムを構築す ることも可能かも知れないが、パイエンディアン型のプロセッサと既存の要素を 用いてコンピュータ・システムを作ることのほうが費用効果的にみて優れている だろう。そのようなコンピュータ・システムを作るためには、コンピュータ・シ ステムの設計者は、ビッグ・エンディアン又はリトル・エンディアン型のどちら かの要素（すなわち、ビッグ・エンディアン又はリトル・エンディアン型のどち らかのバイト順序を有する要素）を選択しなければならないであろう。パイエン ディアン型のプロセッサが第１のバイト順序モードで動作するように設定されて おり、そのプロセッサが情報を交換する要素が第２のバイト順序モードを有して いる場合に問題が生じる。この状況において遭遇する問題の例は、図４に示した 例を参照すると、最も的確に説明され得る。

図４を参照すると、パイエンディアン型のプロセッサ４０２が、ビッグ・エンデ ィアン型のモードで動作しているように示されている。よって、パイエンディア ン型プロセッサ４０２のバス・インターフェース４０８では、バイトＯは８最下 位ビットを含んでいる。この特定の例では、１バイトの情報（Ａ）が、バス４０ ・４を介して送信されている。

また、バス４０４には、リトル・エンディアン型の要素が付随している。この要 素は、たとえば、メモリ装置でかまわない。

パイエンディアン型のプロセッサ４０２がバス４０４上にバイト０で情報（Ａ） を送信する場合には、信号もまたバイトＯて受信要素４０６に送られる。受信要 素・４０６がビッグ・エンディアン型のバイト順序を有しているならば、この処 理によって予想される結果は、情報（Ａ）を受信する要素４０６の部分がイネー ブルされることである。しかし、この例では、要素４０６のバイトＯがイネーブ ルされる（情報を受信できる）が、情報（Ａ）はバイト３（イネーブルされてい ない）で受信される。

更に詳しくは、産業界で標準的な設計（ｉｎｄｕｓ　ｔ　ｒｙ−ｓ　ｔａｎｄａ ｒｄｄｅｓｉｇｎｓ）により、１バイトがバス上を特定のバイト位置（たとえば 、バイト０）から送信される際には、受信する側の要素の対応するバイト位置が イネーブルされる。これと産業界で標準的な設計とのために、情報（Ａ）は、リ トル・エンディアン型の要素４０６のどの部分にも全（受信されないことになる 。

上述のものと同じタイプの問題は、半ワードがリトル・エンディアン型の要素４ ０６に送信された場合にも生じる。しかし、１ワ一ド全体が送信される場合には 、図３をも参照することによって予想できるように、リトル・エンディアン型の 要素４０６の４バイトすべてがイネーブルされ、よって、すべての情報が受信さ れる。特に、パイエンディアン型プロセッサ４０２のバイト０のバス・インター フェース４０８にある情報はリトル・エンディアン型の要素４０６のバイト３に よって受信され、バス・インターフェース４０８のバイト１はリトル・エンディ アン型の要素４０６のバイト２に書き込まれる等である。ワード全体が次にリト ル・エンディアン型の要素４０６から読み出される場合には、それは、送信され た際と同じ順序でパイエンディアン型プロセッサ４０２のバス・インターフェー ス４０２によって受信される。

ビッグ・エンディアン又はリトル・エンディアン型のバイト順序スキームの有す る複雑な性質から理解されるように、ビッグ・エンディアン型要素がリトル・エ ンディアン型要素と、多数の生じ得るバイト送信状況に対して、効率的に通信す ることを可能にする解決策を作り出すことは容易ではない。この問題に対する１ つの解答は、ＭＩＰＳコンピュータ・システムズ社による欧州特許出願第４７０ ５７０８２号に開示されている。この出願では、ターゲット要素（すなわち、情 報を受信する要素）のバイト・アドレスが、情報が受信可能であるように翻訳さ れる。更に詳しく図４に示した例を用いると、バイト０から情報（Ａ）がデータ ・バス４０４を介して送信される場合には、リトル・エンディアン型要素の受信 側バイト・アドレスはバイトＯからバイト３に翻訳される。その結果、リトル・ エンディアン型要素４０６の（バイトＯではなく）バイト３がイネーブルされて 、バイト３がパイエンディアン・プロセッサ４０２のバス・インターフェース４ ０８のバイトＯから情報（Ａ）を受信する。

ＭＩＰＳによるアプローチに伴う問題は、それを既存のコンピュータ・システム 内に設置することが困難であるという点である。特に、すべてのターゲット要素 に対するアドレス・コントローラを設計し直さなければならない。これによって 、既存のコンピュータ・システムの内部的な機構を更に修正することが必要にな る。

ＭＩＰＳによるアプローチでは適切に解決されない別の問題は、情報が、第１の バイト順序を有する要素から何らかの外部の媒体に送信され、次にその媒体から 第２のバイト順序を有する別の要素に送信されるという状況に関する。この問題 を、以下で、図５と図６とを参照して説明する。

最初に図５を参照すると、この図は、メモリ装置内の１ワードの情報のバイトが 、その情報がビッグ・エンディアン型プロセッサから受信された後で、どのよう な状態になっているかという例を示している。更に詳しくは、図５は、ビッグ・ エンディアン型メモリ５０６とリトル・エンディアン型メモリ５１２との中の１ ワードの情報の、この情報がビッグ・エンディアン型プロセッサ５０２から受信 された後でのバイト順序を示している。情報のバイト順序は、バイトの［地位（ ｓ　ｉｇｎ　ｉ　ｆ　ｉ　ｃａｎｃｅ）Ｊは逆になっている（既に図３に関して 説明したように）にもかかわらず、両方のメモリ装置に関して同じであることに 注意すべきである。また、リトル・エンディアン型のメモリ５１２は、１ワ一ド 全体の情報が送信されるという理由だけによってビッグ・エンディアン型プロセ ッサ５０２から情報を受信できることに注意すべきである。

次に図６を参照すると、媒体６０２上に示したバイト順序は、媒体６０２が、図 ５のビッグ・エンディアン型プロセッサ５０２から（図示していないが、何らか のＩ１０装置を介して）情報を受信したことの結果である。媒体６０２かられか るように、ビッグ・エンディアン型メモリ５０６のバイトＯ（これは、ここでは 、バイト・アドレスを表し、情報（Ｄ）を含む）は、位置０において媒体６０２ 上に書き込まれ、次に、増加した地位のバイトがその後で媒体６０２の次の位置 に書き込まれる。これは、情報がそのような媒体上に書き込まれる従来型の態様 を表す。

媒体６０２上の情報がビッグ・エンディアン型メモリ５０６に再度読み出される のならば、媒体６０２の位置Ｏはビッグ・エンディアン型メモリ５０６のバイト Ｏによって、位置１はバイト１によって、のように受信される。従って、媒体６ ０２からビッグ・エンディアン型のメモリ上への情報読みだしは、結果として、 ビッグ・エンディアン型メモリ５０６によって示される順序を有する情報を生じ る。

媒体６０２上の情報がリトル・エンディアン型メモリ６０４が示すようなリトル ・エンディアン型のメモリに送信される場合には、やはり、媒体６０２の位置０ はリトル・エンディアン型メモリ６０４のバイトＯに、位置１はバイト１に読み 出される。ワード全体が媒体６０２から読み出される場合には、情報は、リトル ・エンディアン型メモリ６０４によって示されるような順序になる。しかし、バ イトの順序は、図５でリトル・エンディアン型メモリ５１２によって示されたも のとは逆であることに注意すべきである。結果として、リトル・エンディアン型 メモリ６０４におけるバイト情報は、あるべき順序とは逆になっている。

上述の問題は、情報がバスを介して適切に並ばないのであるから、ＭＩＰＳによ る解答のアドレス・スキームを操作しても解決され得ない。別言すれば、情報は 、示したようにバス６０８を介するとビッグ・エンディアン型プロセッサ６０６ によって不正確に受信され、バイト・アドレスのイネーブル方法を操作しても、 この状況を変えることはできない。

上述の問題の１つの解決策は、リトル・エンディアン型メモリ６０４内の情報の すべてのバイトを、ビッグ・エンディアン型プロセッサ６０６がその情報にアク セスできる前に、適切に並ぶように（すなわち、この例では、情報（Ｄ）をバイ ト３に、情報（Ａ）をバイトＯに、など）スイッチングすることである。しかし 、情報の量が多い（ワード数が多い）場合には時間がかかるために、このスキー ムはあまり有効ではない。

ある形式の媒体を用いて情報をリトル・エンディアン型メモリ６０４とビッグ・ エンディアン型プロセッサ６０６とによって示されるような混合型のコンピュー タ・システムに送信する可能性があるので、図５、図６に示したような問題は重 大であることを強調したい。また、上述の例は、プロセッサ／メモリの関係だけ ではな（、コンピュータ・システム内の２つの要素間の関係にも当てはまること も強調したい。

発明の概要 本発明は、転送されるのが１バイト、半ワード、１ワード（又はバス幅のよって は、その整数倍）のいずれであるかにかかわらず、異なるバイト順序を有する要 素が情報を相互に効率的な態様で通信することを可能にするシス斗ム及び方法を 提供することによって従来の装置の欠点を克服する。本発明は、２．、っの要素 が異なるバイト順序を有する場合に、要素間に通信リンク（たとえば、バス）内 に情報のクロスオーバー・バイト・ラインの実施例を提供することによって、こ れらの結果を優れた態様で達成する。ある実施例によれば、２つの要素が同じバ イト順序を有しているとの指示を受信した場合には、バイト・ラインはクロスオ ーバーを停止する。

本発明の実施例によれば、既存のシステムにおける使用が構想されており、その 場合には、コンピュータ・システム内の他の要素とは異なるバイト順序を有する １つ又は複数の要素が既存のシステム内に挿入される。本発明は、次に、異なる バイト順序を有するこれらの要素の間の通信を可能にする。

本発明の実施例によれば、ビッグ・エンディアン又はリトル・エンディアン型の どちらのバイト順序を有するオペレーティング・システム（更にそのほかのコン ピュータ・プログラム）でも使用できるように、パイエンディアン型のプロセッ サを有するコンピュータ・システム（あるいは、コンピュータ・システム内での 使用）が構想されている。このような状況では、本発明がパイエンディアン型の プロセッサ上で動いているコンピュータ・プログラムとそのコンピュータ・プロ グラムとは異なるバイト順序を有する要素との間を通信するようにおかれている 場合には、本発明は、バイト・ラインを交差（クロスオーバー）させ、要素が同 じバイト順序を有する場合には、交差させない。

また別の実施例によれば、本発明がいったんオペレーティング・システムの動作 中に設定された場合には、その動作中には再設定（すなわち、クロスオーバーか ら非クロスオーバーへ、またその逆へのモードの変更）はおこなわれない。また 、別の実施例によれば、その時点で動いているコンピュータ・プログラムのバイ ト順序に応じて、本発明を動的に再設定することができる。この後者の実施例に よれば、第１のバイト順序を有するコンピュータ・プログラムは、第２のバイト 順序を有する別のコンピュータ・プログラムに連絡（ｃａｌｌ）することができ る。それにより、パイエンディアン型プロセッサのモード変更が必要になるし、 同時に、バイト・ラインがクロスオーバーされるかされないかを再設定すること も必要になる。

図面の簡単な説明 本発明の種々の目的、特徴、達成される効果は、添付の図面と共に以下の発明の 詳細な説明を参照することによってよりよく理解されるであろう。

図１は、レジスタから、リトル・エンディアン型のバイト順序を有する要素とビ ッグ・エンディアン型のバイト順序を有する要素とへの、１バイトの情報の転送 を示すブロック図である。

図２は、レジスタから、リトル・エンディアン型のバイト順序を有する要素とビ ッグ・エンディアン型のバイト順序を有する要素とへの、半ワードの情報の転送 を示すブロック図である。

図３は、レジスタから、リトル・エンディアン型のバイト順序を有する要素とビ ッグ・エンディアン型のバイト順序を有する要素とへの、１ワードの情報の転送 を示すブロック図である。

図４は、異なるバイト順序を有する２つの要素の間の情報の転送を示すブロック 図である。

図５は、ビッグ・エンディアン型プロセッサから、ビッグ・エンディアン型メモ リとリトル・エンディアン型メモリとに書き込まれる情報のシーケンスを示すブ ロック図である。

図６は、媒体からリトル・エンディアン型メモリに書き込まれ、更にその後にビ ッグ・エンディアン型プロセッサに送信されるバイトのシーケンスを示すブロッ ク図である。

図７Ａは、ビッグ・エンディアン型要素を用いた従来型のコンピュータ・システ ムと、リトル・エンディアン型要素を用いた従来型のコンピュータ・システムと を示すブロック図である。

図７Ｂは、リトル・エンディアン型プロセッサとビッグ・エンディアン型要素と を有する本発明の実施例によるコンピュータ・システムと、ビッグ・エンディア ン型プロセッサとリトル・エンディアン型要素とを有する本発明の実施例による コンピュータ・システムとのブロック図である。

図８は、パイ・エンディアン型プロセッサとビッグ・エンディアン型要素とを有 する本発明の実施例によるコンピュータ・システムと、パイ・エンディアン型プ ロセッサとリトル・エンディアン型要素とを有する本発明の実施例によるコンピ ュータ・システムとのブロック図である。

図９は、活性モードにある本発明の実施例を示す図である。

図１０Ａは、本発明の実施例による不活性モードにあるスイッチの図である。

図１０Ｂは、本発明の実施例による活性モードにあるスイッチである。

図１１は、本発明の実施例によるスイッチの回路図である。

図１２Ａは、本発明の実施例による不活性モードにあるスイッチの使用を示す図 である。

図１２Ｂは、本発明の実施例による活性モードにあるスイッチの使用を示す図で ある。

図１３は、情報をスワップする本発明の実施例による方法のフローチャートであ る。

図１４は、第１のバイト順序を有する要素から第２のバイト順序を有する要素へ 、１バイトの情報を転送する本発明の動作の例である。

図１５は、第１のバイト順序を有する要素から第２のバイト順序を有する要素へ 、半ワードの情報を転送する本発明の動作の例である。

図１６は、当初は第１のバイト順序を有する要素から生じた情報を、媒体から第 ２のバイト順序を有する要素へ、更に、第１のバイト順序を有する要素へと転送 する本発明の実施例による例である。

図１７は、第１のバイト順序を有するコンピュータ・プログラムの使用と第２の バイト順序を有するコンピュータ・プログラムの使用との間の動的なスイッチン グの本発明の実施例によるブロック図である。

図１８は、プロセッサのバイト順序を動的に変更して種々のバイト順序を有する コンピュータ・プログラムに適応させる本発明の実施例による方法のフローチャ ートである。

好適実施例の詳細な説明 ■、全体像及び構成例 本発明は、第１のバイト順序を有するコンピュータ関連要素が、第２のバイト順 序を有するコンピュータ関連要素と有効に通信することを可能にするシステム及 び方法に関する。本発明の実施例によれば、２つの要素が同じバイト順序を有し ているかどうかを判定し、次に、その２つの要素が通信することを可能にするシ ステム及び方法が提供される。更に、本発明の実施例によれば、２つの要素相互 の通信を可能にするこれらの方策の動的な管理がなされる。

一般に、本発明は、従来の装置の欠点を克服するのにニレガントなスキームを用 いる。特に、本発明は、第１のバイト順序を有するコンピュータ関連要素が、第 ２のバイト順序を有するコンピュータ関連要素と通信することを可能にするのに 、情報スワップ・スキームを用いる。２つのバイト順序スキーム内でのバイト管 理に関して上述した込み入った事情と、それらの間での相互作用を容易にするこ との困難とにもかかわらず、本発明によるスワップ・スキームは、所望の結果を 達成する。

情報の実際のスワップの実施に用いるスキームの詳細を説明する前に、スワップ が生じる本発明の実施例による種々の構成例と想定される状況とに関して説明す る。これらの実施例は、既存のコンピュータ・システムの内部での使用と、また 同時に、コンピュータ・システム全体を含むそれ自体での使用とを考慮している 。これらの実施例を図７Ａ〜図７０を参照して説明する。

最初に図７Ａを参照すると、この図には、それぞれが１つの「マスク」及び２つ の「スレーブ」要素を有する２つの従来型のコンピュータ・システムが示されて いる。特に、これらのコンピュータ・システムは、それぞれが、プロセッサ（マ スク）と、メモリ及びＩ１０装置（スレーブ）とを備えている。更に詳しくは、 コンピュータ・システム７０２Ａは、ビッグ・エンディアン型メモリとビッグ・ エンディアン型Ｉ１０とを備えたビッグ・エンディアン型プロセッサ（たとえば 、モトローラ６８０００）を有している。同様に、コンピュータ・システム７０ ４Ａは、リトル・エンディアン型メモリとリトル・エンディアン型Ｉ１０とを備 えたリトル・エンディアン型プロセッサ（たとえば、インテル８０４８６）を有 している。コンピュータ・システム７０２Ａ上では、ビッグ・エンディアン型の 環境で機能するように設計されたオペレーティング・システムや他のコンピュー タ・プログラムだけが動く。同様に、コンピュータ・システム７０４Ａ上では、 リトル・エンディアン型の環境で機能するように設計されたオペレーティング・ システムや他のコンピュータ・プログラムだけが動（。

図７Ａの従来型のコンピュータ・システムが元来動かす（ランする）ことを意図 しているものとは異なるバイト順序のソフトウェアを動かすことを可能にするた めには、そのプロセッサが、オペレーティング・システムの同じバイト順序を用 いて動作しなければならない。つまり、たとえば、ビッグ・エンディアン型のコ ンピュータ・システムにリトル・エンディアン型のオペレーティング・システム を使わせるためには、プロセッサが、どうにかして、リトル・エンディアン型モ ードで動く必要がある。そのための１つの方法としては、単純にコンピュータ・ システムのプロセッサを、逆のバイト順序（すなわち、オペレーティング・シス テムのバイト順序）を有するプロセッサと交換する方法がある。しかし、これだ けでは、図４との関係で上述した問題が存在するために不十分である。この問題 の解決策を、次に図７Ｂを参照しながら説明する。

図７Ｂを参照すると、コンピュータ・システム７０２Ｂは、ビッグ・エンディア ン型メモリ７１２とビッグ・エンディアン型１１０７１４を、図７Ａのコンピュ ータ・システム７０２Ａと同様に備えている。また、リトル・エンディアン型プ ロセッサ７０６とバス７１０を含むコンピュータ・システム７０２Ｂの残りの要 素との間には、スワップ装置７０８が通信をするように置かれている。このスワ ップ装置７０８によって、情報は、リトル・エンディアン型プロセッサ７０６と ビッグ・エンディアン型メモリ７１２等のビッグ・エンディアン型要素との間で 有効に通信される。これにより、実際、リトル・エンディアン型オペレーティン グ・システムとリトル・エンディアン型プロセッサ７０６上で動いているコンピ ュータ・プログラムとが、ビッグ・エンディアン型メモリ７１２とビッグ・エン ディアン型１１０７１４と通信することが可能になる。

スワップ装置７０８は、以下で説明する態様でバイトを「スワップ」する（継続 的にスイッチングする（ｓｗｉ　ｔｃｈ　ａｒｏｕｎｄ））ことによって、上述 の仕事を行う。しかし、種々の要素のバイト・アドレスは修正されず、また、情 報はその目的地点に移動するにつれてスワップ装置７０８によってスワップされ ることに注意されたい。

コンピュータ・システム７０２Ｂと同様に、コンピュータ・システム７０４Ｂで は、ビッグ・エンディアン型プロセッサ７１６がコンピュータ・システム７０４ Ａのリトル・エンディアン型プロセッサを代替している。やはり、スワップ装置 ７０８の存在によって、ビッグ・エンディアン型オペレーティング・システムと ビッグ・エンディアン型プロセッサ７１６上で動いているコンピュータ・システ ムとが、リトル・エンディアン型メモリ７２２やリトル・エンディアン型■１０ ７２４と通信することが可能になる。

本発明の実施例によれば、プロセッサを逆のバイト順序を有するものと交換する にはコンピュータ・システムの中へのプロセッサのインターフェースをいくらか 修正する必要がある。よって、［グルー・ロジック（ｇｌｕｅ　ｌｏｇｉｃ）Ｊ の修正が必要である。そのような修正は、当業者には明らかである。

図７Ｂのコンピュータ・システムに示したようにスワップ装置７０８をプロセッ サや他の要素と通信できるように配置することに加えて、本発明の実施例によれ ば、スワップ装置７０８を図７Ｂに示した態様とは別の態様で要素の間に通信可 能に配置することができる。たとえば、コンピュータ・システム７０２Ａを参照 すると、ビッグ・エンディアン型メモリは、スワップ装置７０８及びリトル・エ ンディアン型メモリと代替できる。その結果として、第２のバイト順序を有する 任意の１つ又は複数の要素を、第１のバイト順序の要素を有するコンピュータ・ システムに導入することができるし、スワップ装置７０８を用いることでそのコ ンピュータ・システム内で機能させることができる。

本発明の実施例によれば、各プロセッサがスワップ装置７０８と通信する並列処 理アーキテクチャを有するコンピュータ・システムも可能である。

コンピュータ・システムのプロセッサを交換するのではなく、本発明の実施例（ 及びそこで用いられる環境）によれば、上述のＭＩＰＳ　Ｒ−４０００などのパ イエンディアン型プロセッサの使用も考慮される。このＲ−４０００は、ビッグ ・エンディアン又はリトル・エンディアン型のモードで動作し得るので、ビッグ ・エンディアン又はリトル・エンディアン型のどちらのオペレーティング・シス テム（及び任意の他のコンピュータ・プログラム）でもこのプロセッサによって 使用可能である。

要素（たとえば、メモリ及びＩ　１０）の大部分はビッグ・エンディアン又はリ トル・エンディアン型のどちらか一方用に（両方ではな（て）設計されているの で、すべてがビッグ・エンディアン又はリトル・エンディアン型のどちらか一方 のバイト順序を有する要素を伴い、パイエンディアン型のプロセッサを用いるコ ンピュータ・システムを設計するのが典型的には最も有効である。本発明の実施 例ではそうではない場合も含んでいるが、図８には、そのような状況が開示され ている。

次に図８を参照すると、パイエンディアン型プロセッサ８０６と、ビッグ・エン ディアン型メモリ７１２と、ビッグ・エンディアン型１１０７１４と、バス７１ ０とを備えたコンピュータ・システム８０２が示されている。スワップ装置７０ ８は、パイエンディアン型プロセッサ８０６やコンピュータ・／ステム８０２の 他の要素と通信する。ビッグ・エンディアン型のオペレーティング・システムが パイエンディアン型プロセッサ８０６（ビッグ・エンディアン型モードに設定さ れ得る）上で動いている場合には、スワップ装置７０８は不活性モードにある（ すなわち、バイトのスワップは生じない）が、これは、コンピュータ・システム ８０２内のすべての要素がビッグ・エンディアン型のバイト順序を有しているか らである。しかし、リトル・エンディアン型のオペレーティング・システムがパ イエンディアン型プロセッサ８０６（この場合は、リトル・エンディアン型モー ドに設定される）上で動いている場合には、スワップ装置７０８は活性モードに あり、情報がリトル・エンディアン型オペレーティング・システムとコンピュー タ・システム８０２のビッグ・エンディアン型要素との間を通過する際に有効に 用いられることが可能になる。同じ概念が、コンピュータ・システム８０４にも 適用でき、そこでは、ビッグ・エンディアン型要素ではな（てリトル・エンディ アン型要素が用いられている。

図８に示した要素に関しては、ある実施例によれば、パイエンディアン型プロセ ッサ８０６は特定のオペレーティング・システムのバイト順序に従って設定され ており、動作の最中に再設定はされない。本発明の他の実施例では、パイエンデ ィアン型プロセッサ８０６は適当な状況では再設定が可能であり、これはビッグ ・エンディアン型のオペレーティング・システムがリトル・エンディアン型ソフ トウェアのルーチンを呼び出した場合（又はその逆）などである。その場合には 、スワップ装置７０８は、同様にその時刻に、（活性から不活性、又はその逆に ）状態を変更する。コンピュータ・システム８０４の例では、スワップ装置７０ ８は、ビッグ・エンディアン型オペレーティング・システムがリトル・エンディ アン型ソフトウェアのルーチンを呼び出した場合には、不活性から活性に変化す るつ 本発明の実施例によれば、いずれかのバイト順序を有するメモリ要素は、ＤＲＡ ＭやＣＭ　ＯＳなどを含む任意のタイプのコンピュータ・メモリ装置でかまわな い。別の実施例では、メモリは、直接メモリ・アクセス等のスキームによって制 御され得る。本発明の実施例によれば、Ｉ１０要素は、Ｉ１０装置への（ハード ディスク・コントローラや、ＬＡＮコントローラなどの）インターフェースであ る。

また、別の実施例では、スワップ装置７０８は、独立した存在ではなく、コンピ ュータ・システムの（バスやメモリ装置などの）１つ又は複数の要素の統合部分 である。

■、考察される構成 本発明の実施例によれば、上述の特徴を容易にする情報のスワップを構成するこ とが構想される。第１に、本発明の種々の実施例で想定されているスワップ装ｆ １７０８を図９を参照して概念的に説明する。

図９を参照すると４本のライン（Ａ、Ｂ、Ｃ，Ｄ）がスワップ装置７０８を通過 しその内部で交差している様子が示されている。これらの各ラインは、幅が１バ イトである。図９ではライン（以下では、「バイト・ライン」と称する）は４本 であるが、本発明の種々の実施例での使用においては、本数は任意である。

図９からは、最も外側のバイト・ライン（Ａ及びＤ）が相互に位置をスワップし ている様子がわかる。内側のバイト・ライン（Ｂ及びＣ）もまた相互に位置をス ワップしている。更に多くのバイト・ラインが用いられた場合でも、同様のパタ ーンが生じる。たとえば、更に２本のバイト・ラインが、バイト・ラインＡ、Ｂ の間に１本とＣ，Ｄの間に１本存在する場合であれば、これらの２本のバイト・ ラインはスワップ装置７０８を通過する際に相互に位置をスワップする。

図９のスワップ装置ｔ７０８は、活性モード（バイト・ラインはスワップされる ）として表示されている。上述のように、このスワップ装置７０８を不活性モー ドすなわちバイト・ラインがスワップされないモード（スワップ装置７０８が全 く存在しないかのような状態）に設定することも可能である。スワップ装置７０ ８を構成する実施例は、以下て説明する。

スワップ装置７０８を構成する本発明の実施例のいくつかでは、１つ又は複数の スイッチを用いる。これらの各スイッチは、スワップ装置が活性モードに設定さ れている場合には、２本のバイト・ラインをクロスオーバー（すなわち、スワ・ ツブ）する。これらのスイッチの例が、図１０Ａ及び図１０Ｂに示されている。

これらの図におけるバイト・ラインのラベル付けは、（図１１や、以下で述べる 図１２Ａ及び図１２Ｂでも同様であるが）図９でのバイト・ラインのラベル付け と、明瞭さのために関連している。

最初に図１０Ａを参照すると、スイッチ１００２が示されており、バイト・ライ ンＡ、Ｄがそれを通過している。非クロスオーバー信号（たとえば、図１０Ａで 示したように０であり、これは、スワップ装置７０８が不活性モードにあること を示す）がクロスオーバー人力１００４に送信された場合には、スイッチ１００ ２は不活性であり、バイト・ラインＡ、Ｄはスワップされない。しかし、クロス オーバー信号（たとえば、１）がクロスオーバー人力１００４に送信された場合 には、スイッチ１００２は活性であり、バイト・ラインＡ、Ｄは図１０Ｂに示す ようにスワップされる。もちろん、本発明の実施例では、図１ＯＡ１図１０Ｂに 関連してここで述べた以外の値を用いてスイッチ１００２の活性、不活性を表す のは自由である。

図１１に示した例を用いて更に詳細なスイッチ１００２の実施例を説明する。

図１１を参照すると、スイッチ１００２は、示されているように構成された４つ のスイッチ１１０４を有している。これらのスイッチ１１０４は、たとえば、ト ランジスタでよい。また、インバータ１１０２が図のように構成されている。こ の特定の例では、クロスオーバー人力１００４がヒー（たとえば、デジタル０で 表される）ならば、バイト・ライン１．２はスワップされない。しかし、クロス オーバー人力１００４がノ＼イ（たとえば、デジタル１で表される）ならば、／ くイト・ライン１．２はスワップされる。

本発明では、この図１１に示した以外の態様でスイッチ１００２を構成すること が可能であることを理解されたい。

本発明の実施例によればスワップ装置７０８においてスイッチ１００２がどのよ うに用いられるかという例を、次に図１２Ａ及び図１２Ｂを参照して説明する。

最初に図１２Ａを参照すると、２つのスイッチ（１００２Ａ、１００２Ｂ）がス ワップ装置７０８において用いられている。それぞれのスイッチは２本のバイト ・ラインを制御するので、スワップ装置７０８は、（図９の場合と同様に）４バ イト（つまり３２ビツト）の情報を制御する。

図１２Ａに示されているように、バイト・ラインＡは、８最下位ビット（すなわ ち、ビット０〜７）を含み、バイト・ラインＤは、８最上位ビット（すなわち、 ビット２４〜３１）を含む。これらの２本のバイト・ラインは、スワップ装置７ ０８内の同じスイッチ１００２Ａを共用する。換言すれば、クロスオーバー人力 １００４がクロスオーバー信号を受信する場合には、これらの２本のバイト・ラ インがスワップされる。スワップ装置７０８を通過する残りの２本のバイト・ラ イン（バイト・ラインＢＳＣ）は、ビット８〜１５、ビット１６〜２３をそれぞ れ有し、スイッチ１００２Ｂを共用する。スワップ装置７０８の両側で、バイト ・ラインＡ−Ｄは、それぞれビッグ・エンディアン又はリトル・エンディアン型 のどちらかのバイト順序を有する何らかの要素（図示せず）と通信する。図１２ Ａの例では、非クロスオーバー信号（この例ではＯ）が、クロスオーバー人力１ ００４によって受信される様子が示されている。結果的に、バイト・ラインはス ワップされない。図１２Ａは、よって、スワップ装置７０８の両側の要素が同じ バイト順序を有している状況を表す。すなわち、スワップ装置７０８のバイト・ ラインが通信する両方の要素がビッグ・エンディアン又はリトル・エンディアン 型のどちらかのバイト順序を有していることになる。

これとは逆に図１２Ｂには、スワップ装置７０８の両側の要素が同じバイト順序 を有していない状況が示されている。これは、クロスオーバー人力召号（この例 では１）をクロスオーバー人力１００４が受信している事実によって示されてい る。よって、スイッチ１００２Ａ、１００２Ｂは活性であり、示されているよう に、バイト・ラインをスワップする。具体的には、バイト・ラインＡ、Ｄがスワ ップされ、バイト・ラインＢＳＣがスワップされる。これにより、既に図９との 関係で説明した効果が生じる。

クロスオーバー人力信号は、実際には、ソース要素（情報を送信する側の要素） がターゲット要素とは異なるバイト順序を有する旨の指示として作用することに 注意すべきである。

本発明の実施例によれば、図１２Ａ１図１２Ｂのスワップ装置７０８を含む２つ のスイッチ１００２Ａ、１００２Ｂの組み合わせは、カリフォルニア州すンタク ララのクォリティ・セミコンダクタ社製造による［クイック・スイッチ」　（部 品番号７４ＱＳＴ３３８３）と呼ばれる製品を用いて実現できる。しかし、本発 明では、これとは別のたとえばＡＳＩＣ技術を用いてスワップ装置７０８を実現 することも可能であることを理解すべきである。これらの他のスキームでは、ス イッチを利用する場合も利用しないばあいもある（すなわち、マルチプレクサを 用いる）。

本発明では、クロスオーバー人力信号は、種々の刺激の結果として発生すること ができて、バイト・ラインがどの場合にスワップされるべきなのかをスワップ装 置７０８に知らせる。１つの例は、プロセッサが、クロスオーバー人力１００４ が応答する何らかのアドレス・ポートに書き込みをすることである。スワップ装 ｆｉｔ　７０８が活性化されるべきかどうかは、ユーザによっであるいは活性／ 不活性の設定を何らかの不揮発性メモリに記憶することによって、相互作用的に 設定される。この方法で、スワップ装置７０８は、コンピュータ・システムの要 素のバイト順序状態に基づいて適切に設定できる。

図９、図１２Ａ１図１２Ｂではスワップ装置７０８が４バイトの情報が扱われて いたが、これは単に例示であり、本発明では任意の数のバイトをスワップする実 施例が可能であることを理解されたい。また、本発明の実施例では、スワップ装 置の両側通信するように置かれた要素が常に異なるバイト順序を有する場合には 、当該スワップ装置７０８は恒久的に活性である場合もある。

本発明による動作方法の実施例を、次に図１３を参照して説明する。図１３を参 照すると、第１のステップはコンピュータ・システム内の第１の要素が用いるバ イト順序を判断することである。これは、ブロック１３ｏ２に示されている。

次に、（第１の要素と通信する）第２の要素が用いるバイト順序に関する判断が なされる。これはブロック１３ｏ４に示されている。

次には、第１の要素が用いるバイト順序が第２の要素が用いるバイト順序と同じ かどうかに関する判断がなされる。これは決定ブロック１３ｏ６によって示され る。これらが同じ場合には、更なる作用は必要なく、２つの要素の間の通信は直 ちに開始され得る。これは、決定ブロック１３０６と接続されているブロック１ ３１０で示されている。

しかし、第１の要素と第２の要素で用いているバイト順序が同じではない場合に は、スワップ装置７０８が付勢されなければならない。これはブロック１３０８ に示されている。いったん付勢されると、第１及び第２の要素の間の通信が開始 するが、これはブロック１３１ｏに示されている。

■、動作の図解 本発明の実施例の有効な動作を示す例が、図１４を参照して説明される。図１４ を参照すると、ビッグ・エンディアン型プロセッサ１４ｏ２とリトル・エンディ アン型メモリ１４０６を有するコンピュータ・システムを示す例が与えられてい る。この例では、情報はビッグ・エンディアン型プロセッサ１４ｏ２とリトル・ エンディアン型メモリ１４０６との間の４バイトのバス１４１ｏを介して送信さ れる。スワップ装置７０８は（２つの要素のバイト順序が異なるから）活性状態 として示されており、ビッグ・エンディアン型プロセッサ１４ｏ２とリトル・エ ンディアン型メモリ１４０６との間のバス１４１ｏに接続されている。

この特定の例では、レジスタ１４ｏ８は、１バイトの情報（情報（Ａ））を含む 。バス・インターフェース１４ｏ４を介してバス１４１ｏ上に送信される場合に は、情報（Ａ）は図のようにバイト０において送信される。スワップ装置７゜８ が介在しない場合には、情報（Ａ）は、発明の背景において図４に関連して説明 したように、リトル・エンディアン型メモリ１４０６　（これは情報を受信する ようにイネーブルされていない）のバイト３において受信される。これは、本発 明の実施例で（及び、それと共に用いられる環境で）用いられることが想定され ているコンピュータ・システムのメモリ管理スキームと共に用いられる標準的な プロトコルの結果である。このプロトコルのために、情報が送信側の要素（この 場合はビッグ・エンディアン型プロセッサ１４０２）のバイト０の位置で送信さ れる場合には、受信側要素（この場合はリトル・エンディアン型メモリ１４０６ ）のバイトＯがイネーブルされる。

従って、本発明では、活性なスワップ装置７０８が、情報（Ａ）を適切な位置に 送られるようにスワップする。具体的には、情報（Ａ）は、イネーブルされるリ トル・エンディアン型メモリのバイト・アドレス（すなわち、バイトＯ）によっ て受信される。

図１５は、前の図で説明した場合の１バイトではなく半ワード（つまり、２バイ ト）の情報が送信される場合の例を示している。図１５を参照すると、情報（Ａ ）及び情報（Ｂ）がレジスタ１４０８の内部に存在するとされている。この情報 は、バス・インターフェース１４０４を介してバス１４１０上に送信され、情報 （Ａ）はバイト０において、情報（Ｂ）はバイト１において送信される。上述の メモリ管理スキームを考慮すると、この情報をリトル・エンディアン型メモリ１ ４０６に書き込むことによって、リトル・エンディアン型メモリ１４０６のバイ ト０及び１がイネーブルされる。図１５に示されるように、スワップ装置７０８ により、情報は、リトル・エンディアン型メモリ１４０６のイネーブルされた部 分によって受信されることが可能になる。

本発明は、図１４及び図１５の例には限定されない。たとえば、任意の数のバイ トのバス幅が考慮できるし、上述の概念は、送信されるバイト数やターゲット要 素のどのバイト位置（バイト・アドレス）に送信されるかには関係なく適用可能 である。また、この例では、ビッグ・エンディアン型のマスク要素（ここでは、 プロセッサ）がリトル・エンディアン型のスレーブ要素（ここでは、メモリ）と 通信する様子が示されているが、他の組み合わせ、たとえば、スレーブとスレー ブ、マスクとマスタなどの組み合わせも想定され得る。

本発明は、また、発明の詳細な説明において図５及び図６を参照して述べた媒体 からの情報の受信に関する問題も解決する。この例を、次に図１６を参照して述 べる。

図１６を参照すると、媒体１６０２　（これは、フロッピィ・ディスク、テープ 、更にはＬＡＮなどの任意のタイプの移動可能な媒体でよい）が、既に図５及び 図６に関して説明したのと同様にビッグ・エンディアン型要素から４バイトの情 報を受信する様子が示されている。よって、ビッグ・エンディアン型要素のバイ ト０から送信される情報（Ｄ）が、媒体１６０２の位置０に示されている。情報 （Ｃ）は位置１にと順次水されている。

情報がリトル・エンディアン型メモリ１４０６によって媒体１６０２がら（図示 してないが何らかのＩ１０装置を介して）受信された場合には、バイト位置は整 合される。換言すれば、媒体１６０２の位置０にある情報はどれでもリトル・エ ンディアン型メモリ１４０６のバイト０に置かれ、位置１のものはバイト１に置 かれ、等である。これは、上述の産業界での標準的プロトコルに起因する。

情報が、上述のようにリトル・エンディアン型メモリ１４０６内に置かれた場合 には、その情報のバイト順序は、図６に示したリトル・エンディアン型メモリ６ ０４で示したものと同じになる。図６に関連して説明したように、リトル・エン ディアン型メモリ６０４内の情報は、そのままでは、ビッグ・エンディアン型の プロセッサ６０６が用いることができない。使用するためには、この情報は、当 初に発生したフォーマット（これは、図５のビッグ・エンディアン型プロセッサ ５０２とビッグ・エンディアン型メモリ５０６が示すフォーマット）でなければ ならない。

再び図１６を参照すると、スワップ装置７０８によって、本発明の実施例によっ て構想されるように、ビッグ・エンディアン型プロセッサ１４０２がリトル・エ ンディアン型メモリ１４０６からの情報を受信し使用することが可能になる。具 体的には、スワップ装置７０８は、情報をスワップして、たとえば、（リトル・ エンディアン型メモリ１４０６からバイト０の位置で送信される）情報（Ｄ）が 、図６の例で生じたようにビッグ・エンディアン型プロセッサ１４０２のバイト ３ではなくバイトＯで受信される。よって、スワップ装置７０８の結果としてビ ッグ・エンディアン型プロセッサ１４０２によって受信される情報は、当該情報 が図５のビッグ・エンディアン型プロセッサ５０２によって当初に送信されたフ ォーマットにある。このようにして、情報がメモリ内にある場合にはスワップす る必要がなく、よって、時間を著しく節約できる。

本発明の実施例では、Ｉ１０要素（図示せず）を用いることで媒体１６０２とリ トル・エンディアン型メモリ１４０６との間の情報送信が容易にされている。

一般的に、上述のように本発明の実施例での使用が想定されているＩ１０要素は 、情報が１バイト幅の態様（ａ　ｂｙｔｅ−ｗｉｄｅ　ｆａｓｈｏｎ）でＩ１０ 要素へ、またＩ１０要素から送信されることを考えている。情報が並列法で送信 される（すなわち、複数バイトの幅を用いて送信される）場合には、情報は、Ｉ １０要素へ、またＩ１０要素から受信するのに先立ってスワップされる必要があ る。

本発明の実施例では、並列法を用いる場合には、データをＩ１０要素に書き込む （又はそこから読み出す）前にスワップする装置ドライバを用いることで行う。

そのような装置ドライバの設計及び構成は、当業者に知られている。また、付加 的なスワップ装置７０８を、代わりに、Ｉ１０要素とコンピュータ・システムの その他の要素との間に置（ことも可能である。

■、動的なスワップ装置の具体例 上述のように、本発明の種々の実施例で構想されるコンピュータ・システムで用 いられるパイエンディアン型プロセッサのバイト順序モードは、動的に変更する ことが可能であり、スワップ装置７０８によって、オペレーティング・システム のバイト順序と異なるバイト順序を有するソフトウェアのルーチンも使用できる 。そのスキームの例が図１７に示されている。

図１７を参照すると、パイエンディアン型プロセッサ１７０８は第１のバイト順 序モード（ビッグ・エンディアン又はリトル・エンディアン型のどちらか）にあ り、第１のバイト順序を有するオペレーティング・システム（図示せず）を用い て動作するように構成されているとする。共に第１のバイト順序を有するメモリ １７０２内のコンピュータ・プログラム１７０４が、結果的にアクセスされ、パ イエンディアン型プロセッサ１７０８によって、スワップ装置７０８を使用する 必要なく（すなわち、スワップ装ｆｆ１７０８は不活性であり、バイト・ライン はスワップされないで）ランされる。

コンピュータ・システム１７０４内にソフトウェアのルーチン１７０６への呼び 出しがある場合には（ソフトウェアのルーチン１７０６は、第２のバイト順序を 有するプロセッサを用いて当初発生されている）、２つのことが起こる。第１に 、パイエンディアン型プロセッサ１７ｏ８は、そのバイト順序モードを第２のバ イト順序モードにスイッチし、このソフトウェアのルーチン１７０６に対応する 。第２に、パイエンディアン型プロセッサ１７ｏ８は今ではメモリ１７ｏ２とは 異なるバイト順序を用いているので、スワップ装置７０８が活性になる（すなわ ち、活性モードに再設定される）。結果的に、スワップ装置７０８内のバイト・ ラインは、上述したように情報のバイトをスワップする。

いったんパイエンディアン型プロセッサ１７０８とスワップ装置７０８とがソフ トウェアのルーチン１７０６に対応するように再設定されると、ソフトウェアの ルーチン１７０６は、次に、パイエンディアン型プロセッサ１７０８によって受 信される。ルーチンの実行が完了した際には（または、ソフトウェアのルーチン １７０６自身が第１のバイト順序を有する別のソフトウェアのルーチンを呼び出 した場合には）、パイエンディアン型プロセッサ１７ｏ８とスワップ装置７゜８ とは、その当初のモードに戻る。

本発明の実施例によれば、コンピュータ・システム１フ０２内にソフトウェアの ルーチン１７０６への呼び出しと関連してパイエンディアン型プロセッサ１７０ ８とスワップ装置７０８とを別の状態に設定するようにとの指示があることが想 定される。しかし、本発明は、また、状態を他の方法で設定できる実施例も含む 。

図１８は、本発明の動作方法の実施例を示している。図１８を参照すると、第１ のステップでは、コンピュータ・プログラム１７０４が、第１のバイト順序モー ドで動いているパイエンディアン型プロセッサ１７０８において実行される。

これは、ブロック１８０２に示されている。コンピュータ・プログラム１７０４ は、次に、第２のバイト順序モードで実行されるように構成されたソフトウェア のルーチン１７０６を呼び出す。これは、ブロック１８０４によって示されてい る。

次のステップは、パイエンディアン型プロセッサ１７０８とスワップ装置７０８ とを、第２のバイト順序モードで動くように再構成することである。すなわち、 パイエンディアン型プロセッサ１７０８のバイト順序はスイッチされ、スワップ 装置７０８は活性化される。これは、ブロック１８０６に示されている。いった んこれが行われれば、ブロック１８０８によって示されているように、ソフトウ ェアのルーチン１７０６がロードされ、パイエンディアン型プロセッサ１７０８ において実行される。

図１７、図１８によって示された本発明の実施例では、ソフトウェアのルーチン １７０６は別のバイト順序を有しているものの、コンピュータ・プログラム１７ ０４とメモリ１７０２とが同じバイト順序を有すると想定されているが、本発明 の実施例では、コンピュータ・プログラム１７０４がメモリ１７０２と異なるバ イト順序を有し、ソフトウェアのルーチン１７０６とメモリ１７０２とが同じバ イト順序を有するとすることもできる。その場合には、スワップ装置７０８は、 コンピュータ・プログラム１７０４の実行の間には活性であり、ソフトウェア１ ７０６の実行の間には不活性である。

本発明は、スワップ装置７０８の活性／不活性状態を動的に変更することが必要 あるいは効果的であるような池の状況や例における使用も想定していることを理 解されたい。

本発明の実施例の種々の要素はハードウェア、ソフトウェア、その組み合わせに おいて実現可能であることは強調されるべきである。そのような実施例では、種 々の要素及びステソブカい一ドウエア及び（又は）ソフトウェアにおいて実現さ れ、本発明の機能を実行する。現在使用可能である又は将来開発され得るコンピ ュータ・ソフトウェアの言語及び（又は）ハードウェア要素は、本発明のそのよ うな実施例において用いられ得る。

本発明は上述の実施例に限定されず、用いた例は単に説明のためのものであるこ とを理解すべきである。本発明の範囲は、従って、以上の詳細な説明と図面とに よって定義される請求の範囲に従って解釈されるべきである。

〜 つ ビッグ・エンディアン型フォーマット（媒体上）ＦＩＧ、７Ａ ＦＩＧ、　７Ｂ Ｆｉ（１，９ ｆ：”ｉ（１，ｌ０Ａ ｆ：ｉＱ、　ＩＯＢ Ｆｉｇ、　１２Ａ Ｆｉｌ、　７３ Ｆｉｌｌ、　１４ ビッグ・エンディアン型フォーマット（媒体上）手続補正書 平成　６年　９月とｉｖ

Claims (1)

1. 【特許請求の範囲】 １．コンピュータ・システム内のバイトから成る情報の送信を容易にする装置に おいて、 第１のバイト順序を有し、前記コンピュータ・システムに情報を提供することが できる第１の要素と、 前記第１の要素から前記情報を受信することができる第２の要素と、前記第１の 要素と前記第２の要素との間に通信可能に配置され、前記第２の要素のバイト順 序が第２のバイト順序である場合には、前記第２の要素による受信に先立って前 記情報の前記バイトをスワップするスワップ手段と、を備えていることを特徴と する装置。 ２．請求の範囲１記載の装置において、前記第１の要素は第１のバイト順序モー ドを用いて当初構成されたバイエンディアン・プロセッサであり、 該バイエンディアン・プロセッサが、前記第１のバイト順序を有する第１のコン ピュータ・プログラムをランしていることを特徴とする装置。 ３．請求の範囲２記載の装置において、第２のバイト順序を有する第２のコンピ ュータ・プログラムをランするという前記第１のコンピュータ・プログラムによ る要求を受信した際には、前記バイエンディアン・プロセッサは第２のバイト順 序を用いて再構成され、前記スワップ手段は、前記バイエンディアン・プロセッ サが前記第１のコンピュータ・プログラムをランしている場合に情報のバイトが スワップされる位置で情報のバイトのスワップを停止し、前記スワップ手段は、 前記バイエンディアン・プロセッサが前記第１のコンピュータ・プログラムをラ ンしている場合に情報のバイトがスワップされない位置で情報のバイトをスワッ プすることを特徴とする装置。 ４．請求の範囲１記載の装置において、前記スワップ手段は２バイトのラインが その内部を通過する少なくとも１つのスイッチ手段を備えており、 前記少なくとも１つのスイッチ手段は、前記スイッチが活性化するように指示す るクロスオーバー入力信号を受信した際に、２バイトのラインを接続的にスワッ プすることを特徴とする装置。 ５．請求の範囲１記載の装置において、前記スワップ手段は、前記第１の要素又 は前記第２の要素の統合部分であることを特徴とする装置。 ６．バイトから成りバイト順序を有するソース要素によって送信される、コンピ ュータ・システム内の情報の送信を容易にする装置において、第１のバイト順序 を有し、前記情報を受信するターゲット要素と、前記ターゲット要素と通信し、 前記ソース要素の前記バイト順序に関する指示を受信するスワップ手段と、を備 えており、前記ソース要素が前記ターゲット要素の前記第１のバイト順序と異な るバイト順序を有するとの指示を受信した際には、前記スワップ手段は、前記情 報が前記ターゲット要素によって受信されるのに先立って前記情報の前記バイト がスワップされる活性モードに設定され、 前記ソース要素が前記第１のバイト順序を有するとの指示を受信した際には、前 記スワップ手段は、前記情報が前記ターゲット要素によって受信されるのに先立 って前記情報の前記バイトがスワップされない不活性モードに設定されることを 特徴とする装置。 ７．請求の範囲６記載の装置において、前記ターゲット要素がメモリ装置である ことを特徴とする装置。 ８．請求の範囲６記載の装置において、前記ソース要素は第１のバイト順序モー ドを用いて当初構成されたパイエンディアン・プロセッサであり、 該バイエンディアン・プロセッサが、前記第１のバイト順序を有する第１のコン ピュータ・プログラムをランしていることを特徴とする装置。 ９．請求の範囲８記載の装置において、第２のバイト順序を有する第２のコンピ ュータ・プログラムをランするという前記第１のコンピュータ・プログラムによ る要求を受信した際には、前記バイエンディアン・プロセッサは第２のバイト順 序を用いて再構成され、前記スワップ手段は、不活性モードに設定されている場 合には、活性モードに再設定され、また、前記スワップ手段は、活性モードに設 定されている場合には、不活性モードに再設定されることを特徴とする装置。 １０．バイトから成りバイト順序を有するコンピュータ・プログラムを利用する コンピュータ・システムにおいて、 第１のバイト順序モード又は第２のバイト順序モードのどちらかで動作し、前記 コンピュータ・プログラムの前記バイト順序モードを用いて動作するように構成 されているプロセッサ手段と、 バイト順序を有しており、前記コンピュータ・プログラムを記憶し、前記プロセ ッサ手段が前記コンピュータ・プログラムにアクセスすることを可能にする要素 と、 前記プロセッサ手段と前記要素との間に通信可能に配置され、前記プロセッサ手 段の前記バイト順序モードの指示を受信し、前記要素の前記バイト順序が前記プ ロセッサ手段の前記バイト順序と異なる場合には、前記コンピュータ・プログラ ムの前記バイトをスワップするスワップ手段と、を備えていることを特徴とする コンピュータ・システム。 １１．請求の範囲１０記載の装置において、前記スワップ手段は２バイトのライ ンがその内部を通過する少なくとも１つのスイッチ手段を備えており、 前記少なくとも１つのスイッチ手段は、前記スイッチが活性化するように指示す るクロスオーバー入力信号を受信した際に、２バイトのラインを接続的にスワッ プすることを特徴とする装置。 １２．請求の範囲１０記載の装置において、前記要素がメモリ装置であることを 特徴とする装置。 １３．コンピュータ・システム内で、それぞれがバイト順序を有している第１の 要素と第２の要素との間の情報の送信を容易にする方法において、（１）前記第 １の要素の前記バイト順序が、前記第２の要素の前記バイト順序と同じかどうか を判定するステップと、（２）前記第１の要素の前記バイト順序が前記第２の要 素の前記バイト順序と同じではないと前記ステップ（１）で判定された場合に、 バイト・スワップ装置を付勢するステップと、 （３）前記第１の要素の前記バイト順序が前記第２の要素の前記バイト順序と同 じであると判定された場合に、前記バイト・スワップ装置を消勢するステップと 、 を有することを特徴とする方法。 １４．請求の範囲１３記載の方法において、前記第１の要素の前記バイト順序に 関する情報を受信するステップと、前記第２の要素の前記バイト順序に関する情 報を受信するステップと、を、前記ステップ（１）に先立って、有することを特 徴とする方法。