JPH07506216A - トリガ電圧を低減したｓｃｒ保護構造および回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 トリーガミ圧を低減したＳＣＲ保護構造および回路本発明の産業上の利用分野は 、一般的には集積回路用の保護装置に関し、特に低トリガ電圧保護装置に関する 。

発明の背景 バイポーラトランジスタ、電界効果素子、および集積回路を含む半導体デバイス を過渡電圧および過渡電流による損傷から保護するために、従来技術において多 くの試みがなされてきた。このような保護装置は、内部の過渡保護のために、集 積回路チップ上に組み込まれたダイオード回路またはトランジスタ回路の形を一 般に取ってきた。しかしながら、設計技術者は、貴重なチップスベースを保護装 置の形成に使わざるをえないという問題に直面している。殊に多数のピンを備え た装置の場合、保護装置はかなりの広さのスペースを占め、そのためにチップが 望ましくないほど太き（なることがわかっている。

シリコン制御整流器（ＳＣＲ）装置を有効に利用した保護回路としては、例えば 米国特許第４．４８４．５６１号、第４．６３１．６５７号、第４．６３３．２ ８３号および第５０７２２７３号が知られてい、る。

集積回路の保護に用いられる典型的なＳＣＲ装置では、準静的条件下でのトリガ 電圧あるいは発火（ｆｉｒｉｎｇ）電圧は、２５ボルトから４０ボルトのオーダ ーである。しかしながら、実際問題としては概してパルス条件が優先し、実際の トリガ電圧は、プラズマが安定するために要する時間が原因となって、一般的に 高めになる。このようなＳＣＲ装置がＶＬＳＩチップ上のＥＳＤ保護回藷の一部 として用いられる場合、例えば、「スナップバック」のＳＣＲ導電状態が確立さ れる以前に、即ちＳＣＲがその「ショートした」状態を達成する以前に、チップ の池の部分への損傷が起こりうる。従って、ＳＣＲにおいては、より低いトリガ 電圧を達成するのが望ましい。米国特許出願第０７７ＴＯ０３１４号でＡｖｅｒ ｙは、ＳＣＲのトリガ電圧を低減する方法を開示している。デバイスの形状がサ ブミクロン規模に縮小していくにつれて、薄いゲート酸化膜を保護するために、 予測できるトリガ電圧を持つように製造し得るさらに低いトリガ電圧の保護装置 が必要になってきている。

Ｒ朋ヱと」巨 本発明の一実施例によれば、保護装置は、第一の導電型を有する基板、該基板中 の第二の導電型を有する第一の領域、該第−の領域中の該第二の導電型を有する 第二の領域、該第−の領域中にあり該第二の領域に隣接する該第−の導電型を有 する第三の領域、該第−の領域中にあり、かつその境界を越えて該基板中に広が っている第四の領域、該第二、の導電型を有し、かつ該第−の領域とは隔てられ ている第五の領域、および該第−の導電型を有し、かつ該第−の領域とは隔てら れている第六の領域、および該第四の領域とは逆の導電型を有し、かつ該第四の 領域と隣接する第七の領域を備えている。

本発明はまた、ＳＣＲ保護回路であって、該回路は、第一および第二のバイポー ラトランジスタ、該回路の第一の端子ト該第二のバイポーラトランジスタのコレ クタとに接続された該第−のバイポーラトランジスタのエミッタ、該第二の／　 ＸＳバイポーラトランジスタ該コレクタに接続された該第−のノ＜イボーラトラ ンジスタのベース、該第二のバイポーラトランジスタのベースと第二の端子とに 接続された該第−の／　ＸＪイボーラトランジスタのコレクタ、該第二の端子に 接続された該第二のバイポーラトランジスタのエミ、ツタ、および該第−のバイ ポーラトランジスタのベースと該第二のノ＜イポーラトランジスタのベースとの 間に接続された該ＳＣＲのトリガ電圧を低減する手段を備えている。

図面の簡単な説明 図面においては、同様のものは同じ参照番号を付して識別している。

図１は、本発明の一実施例の断面（拡大比率は不正確）を示し、 図１ａは、Ｎ”ＬＤＤ　（Ｎ）領域の断面を示し、図２は、図１および図５の各 実施例に対応する等価回路を概略的に示し、 図３は、図１の実施例の改良例を示す本発明の一実施例の断面（拡大比率は不正 確）を示し、 図４は、図３の実施例に対応する等価回路を概略的（こ示し、図５は、本発明の 一実施例の断面（拡大比率は不正確）を示し、 図６は、図５の実施例の改良例を示す本発明の一実施例の断面（拡大比率は不正 確）を示し、 図７は、図６の各実施例に対応する等価回路を概略的に示し、 図８は、本発明の保護回路および保護される集積回路を示す概略回路図である。

発明の詳細な説明 図１には、典型的な集積回路プロセス技術を用いることができる、特にサブミク ロン規模を有する集積回路用のプロセスに用いることができる本発明の一実施例 が示されている。

図１において、基板１０は、表面１１を有し、シリコンなどのＰ−型導電性半導 体材料から構成されている。この基板は、典型的には、１０”／ｃｃ程度に比較 的低濃度にドープされ、かつ比較的低い導電率を有する。同様に比較的低濃度に ドープされ、かつ比較的低い導電率を有するＮ−型の導電性領域１２が、基板１ ０内の表面１１に形成される。この領域は通常「ウェル」と呼ばれ、この場合は 、Ｎ−ウェルと呼ばれる。

Ｎ−ウェル１２の中には、表面ｌｌ付近に、典型的には１０′８／ＣＣ程度に比 較的高濃度にドープされたＮ＋型型筒電性領域１４および典型的には１０”／ｃ ｃ程度に比較的高濃度にドープされたＰ＋型導電性領域１６が形成されており、 この両頭域とも比較的高い導電率を有している。領域１４および１６は、完全に Ｎ−ウェル１２の境界内部に形成されており、お互いに隣接しているのが望まし い。

さらに他−の領域１８が、一部はＮ−ウェル１２中に、一部は基板１０中に形成 されている。従って、領域１８はＮ−ウェル１２の境界を越えて基板１０中に広 がっている。このさらに他の領域１８は、Ｎ”ＬＤＤ　（Ｎ）あるいはＰ＋導電 型のいずれでもよい。

サブミクロンプロセスにおいて、破壊されやすい場所にＮ”ＬＤＤ（Ｎ）領域を 形成するために、ｎ型領域１８は好ましくは周知の二重注入プロセスを用いて形 成される。ＬＤＤは、低濃度にドープされたドレイン（Ｌｉｇｈｔｌｙ　Ｄｏｐ ｅｄ　Ｄｒａｉｎ）を表す。

この領域は、典型的には１０”／ｃｃから１０”／ＣＣ程度の最初の低濃度のリ ン注入により形成され、引続き典型的には１０”／ｃｃ程度の高濃度のヒ素ある いはリンの注入が、製造プロセスの後の段階でなされる。結果として、より高い 破壊電圧を有するより傾斜した接合部が形成される。最初の低濃度の注入は、Ｌ ＤＤつまり低濃度にドープされたドレイン注入としばしば呼ばれる。Ｎ”ＬＤＤ 　（Ｎ）領域とは、これら二つのドーピングを組み合わせたものという意味であ る。

Ｎ”ＬＤＤ　（Ｎ）構造は、図１８により詳細に示されている。

このさらに他の領域１８がＰ＋導電型の場合、そのドナー濃度は典型的には１０ ”／ｃｃ程度である。

基板１０内にはまた、表面１１に典型的には１０”／ｃｃ程度に比較的高濃度に ドープされたＮ＋型型筒電性領域２０よび、典型的には１０”／ｃｃ程度に比較 的高濃度にドープされたＰ＋型導電性領域２２が形成されている。領域２２は好 ましくは領域２０に隣接する。領域２０および領域２２は、比較的高い導電率を 有しており、Ｎ−ウェル１２の境界の完全に外側に形成されている。

Ｐ型の表面制御層４０は、表面１１に沿って、かつ基板１０内において領域１８ と領域２０との間、および領域２０と領域２２との間の間隔に沿って延びている が、好ましくはＮ−ウェル１２とは接触せず、他のＮ型領域とは接触してもよい 。

この制御層４０は、表面導電率を高め、寄生電界反転閾値を上げ、かつ寄生ＭＯ ３素子の形成を防止するための標準的半導体製造プロセスの周知の一部である。

この領域のＰ型ドーパントの濃度は、典型的には、背景領域のドーパント濃度よ りもｌオーダーから２オーダーの間だけ大きくなっている。

即ち、１０′４／ｃｃから１０”／ｃｃ程度の間である。このドーパント濃度は 、典型的には数オーダーだけ高いＬＤＤ領域中のＮ型ドーパント濃度よりも実質 的に低（、かつ典型的には１０”／ＣＣのオーダーである領域１８．１８′、１ ９及び１９’中のＮ＋型あるいはＰ型のドーパント濃度よりも実質的に低い。同 様のＮ型表面制御層がＮ−ウェル領域中に用いられる場合もある。

基板１０の表面、およびその基板１０内に形成された領域の表面１１は、典型的 には０．５マイクロメーター（μｍ）程度の厚さの二酸化シリコンの絶縁層２４ で覆われる。コンタクト用に絶縁層２４には開口部が設けられる。第一の導電層 ２６は、アルミニウム、モリブデン、シリサイド、あるいはポリシリコンでよい が、領域１４および１６のそれぞれと接触する。第二の導電層２８は、領域２０ および２２のそれぞれと接触する。例として、導電層２６はここでは端子３０に 接続され、導電層２８は端子３２に接続される。

動作中には、図１の配置は、特定のトリガ電圧に達した時あるいはそれを越える 時に保護を与えるために、ｒｓｃＲ型の」ふるまいをする保護装置として機能す る。これが起こった時、どんな電圧の暴走も制限するために端子３０および３２ の間に低抵抗の経路が設けられる。図２の等価回路を考えると、図１の保護装置 の動作を理解するのに役立つ。最初は、領域１８の存在を抜きにして、この動作 を記述することにより、説明を簡略化する。

図１および図２に関しては、Ｎ−ウェル１２は、ＰＮＰ　トランジスタＱ１のベ ース電極を形成しており、Ｐ＋領域１６は、端子３０に接続されたエミッタを形 成する。Ｐ−基板１０は、トランジスタＱ１のコレクタを形成する。トランジス タＱ１のエミッタ電極およびベース電極の間に接続された抵抗Ｒ１は、領域１４ とＮ＋＋域２０に最も近いＮ−ウェル１２の端部との間にＮ−ウェル１２の一部 により実質的に形成される。

ＮＰＮ　）ランジスタＱ２のエミッタは、Ｎ＋＋域２０により形成される。その ベースは、Ｐ−基板１０により形成され、そのコレクタは、Ｎ−ウェル１２によ り形成される。エミ・ツタ−ベース分路抵抗Ｒ２は、Ｎ−ウェル１２の端部およ びＰ＋領域２２の間の領域によって実質的に形成される。ＱｌおよびＱ２の配置 は、それ以上になるとトリガされて導電状態になる閾値レベルを有するＳＣＲを 形成する。その閾値においては、「スナップバック」の電圧−電流特性が現れる 。抵抗Ｒ１およびＲ２の実効値は、それ以下になるとＳＣＲが「アンラッチ（ｕ ｎｌａｔｃｈ）　Ｌ、て」実質上導電性を失う「保持電流」の値におもに影響を 与える。

導電状態が始まるトリガ電圧は、ＳＣＨの構成領域間の破壊電圧により決定され る。領域１８が無いと、ＳＣＲのトリガリングは、Ｎ−ウェル１２およびＰ−基 板１０の間の破壊電圧を越えた時に発生する。図２においては、ＰＮＰ）ランジ スタＱｌおよびＮＰＮ　）ランジスタＱ２のベース電極およびコレクタ電極間の 接合部を横切ってこの破壊が発生する。典型的なＣＭＯＳプロセスにおいては、 破壊電圧は典型的には２５ボルトから４０ボルト程度の間であるが、完全な導電 状態にするプラズマを得るために要する時間は、典型的な過渡的静電放電で遭遇 する短いパルス期間の有効な「スナ・ノブ／＜ツク」　トリガ電圧がより高くな る結果をもたらす。

図１および図２においては、領域１８のドーピングレベルがより高いため、典型 的には１８ボルトから２０ボ、ルト程度の間であるＰ＋領域１８およびＮ−ウェ ル１２の間の破壊電圧は、Ｐ−基板１０とＮ−ウェル１２の間の破壊電圧よりも 低くなる。実際、基板１０よりもむしろＰ＋領域１８がＰＮＰ　ｌ−ランジスタ Ｑ１のコレクタ電極を形成する。従って、より低％Ｎ破壊電圧が制御するので、 ＳＣＲ用のより低い「スナップバック」　トリガ電圧が達成される。トリガ電圧 の実際の値は、Ｐ＋領域１６およびＰ＋領域１８の間の異なる間隔を選択するこ とによって、またはＮウェルあるいはＮフィールドのドーピングレベルを調整す ることによっである程度制御されうる。

典型的な０．　８μｍプロセスでは、この破壊電圧は、サブミクロン規模を有す る集積回路において信頼性よ（保護するためには、まだ高すぎる１８ボルトから ２０ボルト程度の間である。

図３においては、付加領域１９が表面１１からＮ−ウェル１２の中に入る距離だ け広がっており、かつさらに他の領域１８に隣接する。付加領域１９は、Ｎ型導 電性を有し、好ましくはＮ”ＬＤＤ　（Ｎ）構造を有している。Ｐ型のさらに他 の領域１８およびＮ”ＬＤＤ　（Ｎ）付加領域１９は、ツェナーダイオードを形 成する。領域１８および付加領域１９間の破壊電圧は、領域１９がＮ”ＬＤＤ　 （Ｎ）構造を用いて形成される時、典型的な０．８μｍプロセスの場合、６ボル トから８ボルト程度の間である。ツェナー接合部を形成するに際しては、Ｐ型領 域は好ましくはＮ”ＬＤＤ　（Ｎ）構造のＬＤＤ部のみに接触する。

図３に示した構造中に特に形成されたツェナーダイオードは、図４に示した回路 に示されている。このツェナーダイオードは、６ボルトから８ボルト程度の間の 破壊電圧を有している。その結果、ＳＣＲ用のトリガ電圧は、保護されている集 積回路中のＭＯＳ素子の、０．　８μｍプロセスの場合、典型的には１ｏボルト がら１４ボルト程度の間であるゲート装置の有用性をこのデザインルール範囲に まで広げることができる。構造中のどのようなＰ−Ｎ接合部も、図２に示したよ うなトランジスタＱ１およびＱ２を形成する背中合わせの接合部を備えていれば 、適当な電圧を印加した場合には、アバランシェ降伏に耐えられる。本発明は、 極めて低い破壊電圧を信頼性よくかつ信頼できる方法で製造するために、ツェナ ーダイオードを構造中の特定の場所に意図的に導入することにある。これらの接 合部は、通常の背景レベルよりも実質的に高濃度にドープされた領域を組み込ん でいる。

図５において、さらに他の領域１８′はＮ型導電性であり、かつサブミクロンプ ロセスを用いる場合は好ましくはＮ”ＬＤＤ　（Ｎ）型導電性領域である。さら に他の領域１８′および制御層４０は、トランジスタＱｌおよびＱ２の両ベース 間に広がっている接合部を形成する。Ｎ＋ｇ域１８′および表面制御層４０の間 の破壊電圧は、２ｏボルトから２２ボルト程度の間である。

図６において、さらに他の領域１８′はＮ型導電・性であり、かつ好ましくはＮ ”ＬＤＤ　（Ｎ）型導電性領域である。Ｐ＋型導電性付加領域１９′は、表面１ １がら基板１ｏの中に入る距離だけ広がっており、Ｎ−ウェル１２の完全に外側 にあってさらに他の領域１８′に隣接している。さらに他の領域１８′およびＰ ＋型導電性付加領域１９′は、図６に示したようにトランジスタＱｌおよびＱ２ の両ベース間に延びているツェナーダイオードを形成している。領域１８′及び Ｐ＋型導電性付加領域１９’の間の破壊電圧は、Ｎ”ＬＤＤ　（Ｎ）型領域及び 表面制御層４０の間の破壊電圧よりも実質的に低く、典型的な０．　８μｍプロ セスの場合は６ボルトから８ボルト程度の間である。ツェナー接合部を形成する 際−には、Ｐ型領域は好ましくはＮ”ＬＤＤ　（Ｎ）型領域のＬＤＤ部のみと接 触する。

図６に示した構造中に特に形成されたツェナーダイオードは、図７に示した回路 中に示されている。このツェナーダイオードは、６ボルトから８ボルト程度の間 の破壊電圧を有している。したがってＳＣＲ用のトリガ電圧は、ＭＯＳ素子のゲ ート酸化膜の破壊電圧よりも低く、その結果、ＳＣＲ型の保護装置の有用性はこ のデザインルール範囲に広がっている。

図８は、第一の端子４３および第二の端子４５の間に接続された集積回路４１が 、本発明を具体化する保護回路により保護される一つの可能な配置を示している 。本実施例においては、端子４３は、第一の極性の供給電圧ＶＤＤ用の端子であ り、端子４５は、典型的には接地電位である基準電圧ｖＳＳ用の供給端子として 示されている。しかしながら１、端子４３は、供給電圧端子よりもむしろ信号端 子となりうるちのであり、実際にはＥＳＤ保護を必要とするどのような端子ある いはリード線にも接続されうる。図８においては、保護回路４７は端子４３およ び端子４５の間に、即ち集積回路４１と並列に接続される。保護回路４７は、こ のようにして、過渡電圧に応答してオンとなり、過渡エネルギーを基準電位、本 実施例では接地電位に、集積回路に損傷を与えることになる閾値電圧より低い電 圧で導通させることにより、集積回路４１を保護する。保護回路４７は、典型的 には集積回路４１と同じ半導体基板上に形成される。

従って、一実施例によれば、本発明は保護装置であって、この保護装置は、第一 の導電型を有する基板、基板中の第二の導電型を有する第一の領域、第一の領域 中の第二の導電型を有する第二の領域、第一の領域中にあり第二の領域に隣接す る第一の導電型を有する第三の領域、第一の領域中にあり、かつその境界を越え て基板中に広がっている第四の領域、第二の導電型を有し、かつ前記第一の領域 とは隔てられている第五の領域、第一の導電型を有し、かつ前記第一の領域とは 隔てられている第六の領域、および第四の領域とは逆の導電型を有し、かつ第四 の領域に隣接する第七の領域を備えている。第七の領域は、付加領域１９あるい は１９′である。

別の観点から見れば、本発明はまた、ＳＣＲ保護回路であって、この回路は、第 一および第二のバイポーラトランジスタ、回路の第一の端子と第二のパイポーラ トランジ、スタのコレクタとに接続された第一のバイポーラトランジスタのエミ ッタ、第二のバイポーラトランジスタのコレクタに接続された第一のバイポーラ トランジスタのベース、第二のバイポーラトランジスタのベースと第二の端子と に接続された第一のバイポーラトランジスタのコレクタ、第二の端子に接続され た第二の７（イボーラトランジスタのエミッタ、および第一のバイポーラトラン ジスタおよび第二のバイポーラトランジスタの両ベース間に接続されたＳＣＨの トリが電圧を低減する手段を備えている。

本発明はＱｌおよびＱ２のベース間に接続されたツェナーダイオードに関して説 明されたが、ＱｌおよびＱ２のベース間に接続され、破壊電圧を低減する他の半 導体デバイスあるいは構造もまた、このツェナーダイオードの代わりにＳＣＨの 破壊電圧を低減する手段として用いられうることは明らかである。バイポーラト ランジスタのコレクターベース破壊電圧よりも低い破壊電圧を有する半導体デバ イスあるいは構造は有用である。

本発明の装置は、領域規定用に標準的なフォトリングラフィおよびエツチングプ ロセスを用い、ドープされた領域の形成用にイオン注入を用いて製造されうる。

典型的には、シリコン基板には、例えばＰ型ドーパントとしてホウ素が、またＮ 型ドーパントとしてリンおよび／またはヒ素が用いられる。

本発明のさまざまな実施例の修正例を当業者は思いつくことであろう。例えば、 本発明の実施例は特定の導電型に関して説明されたが、逆の導電型も、相対的な 導電型が同じである限り用いられうる。同様および類似の修正例は、本発明の精 神および範囲ならびに添付した請求の範囲内に意図されている。

Claims (11)

【特許請求の範囲】
1. １．表面を有する第一の導電型の半導体基板、該基板中の該表面にあり、かっ該 基板との境界を有する第二の導電型の第一の領域、 該第一の領域内の該基板表面にある該第二の導電型の第二の領域、 該第一の領域内の該基板表面にあり、かっ該第二の領域に隣接する該第一の導電 型の第三の領域、該第一の領域中の該基板表面にあり、かっその基板との境界を 越えて該表面に沿って該基板中に広がっており、該第一の領域よりも高い導電性 を有する第四の領域、該基板中の該表面にあり、かっ該第一の領域とは隔てられ ている該第二の導電型の第五の領域、 該基板中の該表面にあり、かっ該第一の領域とは隔てられている該第一の導電型 の第六の領域、 該第四の領域とは反対の導電型を有し、かっ該第四の領域と隣接する第七の領域 、 該第二および第三の領域の両方と電気的に接触している第一の端子、ならびに 該第五および第六の領域の両方と電気的に接触している第二の端子を備えており 、 該基板、第一の領域および第五の領域は、ある導電型の第一のバイポーラトラン ジスタを形成しており、かっ該基板、第一の領域および第二の領域は、逆の導電 型を有し、該第一のバイポーラトランジスタに接続されている第二のバイポーラ トランジスタを形成している保護装置。
2. ２．前記第七の領域が、前記表面から前記第一の領域の中へ入る距離だけ広がっ ている請求項１に記載の装置。
3. ３．前記第七の領域が前記第一の領域と同じ導電型を有している請求項２に記載 の装置。
4. ４．前記第七の領域が前記表面から前記基板の中へ入る距離だけ広がっている請 求項１に記載の装置。
5. ５．前記第七の領域が前記基板と同じ導電型を有する請求項４に記載の装置。
6. ６．第一および第二の端子ならびに基準端子を有する集積回路と、 第一および第二の電極を有し、各電極が該端子の一方に接続されているＳＣＲ保 護装置とを備えている構造であって、該保護装置は、 表面を有する第一の導電型の半導体基板、該基板中の該表面にあり、かっ該基板 との境界を有する第二の導電型の第一の領域、 該第一の領域内の該基板表面にある該第二の導電型の第二の領域、 該第一の領域内の該基板表面にあり、該第二の領域に隣接する該第一の導電型の 第三の領域、 該第一の領域にあり、かつその基板との境界を越えて該基板中に広がっており、 該第一の領域よりも高い導電性を有する第四の領域、 該基板中の該表面にあり、かっ該第一の領域の境界の外側にある該第二の導電型 の第五の領域、 該基板中の該表面にあり、かっ該第一の領域の境界の外側にある該第一の導電型 の第六の領域、および該第四の領域とは逆の導電型を有し、かっ該第四の領域と 隣接する第七の領域を備えており、 該第一の電極は、該第二および第三の領域と電気的に接触しており、該第二の電 極は該第五および第六の領域と電気的に接触しており、 該基板、第一の領域および第五の領域は、ある導電型の第一のバイポーラトラン ジスタを形成しており、かっ該基板、第一の領域および第二の領域は、逆の導電 型を有し、該第一のバイポーラトランジスタに接続されている第二のバイポーラ トランジスタを形成している構造。
7. ７．前記第七の領域が前記表面から前記第一の領域の中に入る距離だけ広がって いる請求項６に記載の装置。
8. ８．前記第七の領域が前記第一の領域と同じ導電型を有する請求項７に記載の装 置。
9. ９．前記第七の領域が前記表面から前記基板の中へ入る距離だけ広がっている請 求項６に記載の装置。
10. １０．前記第七の領域が前記基板と同じ導電型を有する請求項９に記載の装置。
11. １１．前記第二の端子が前記集積回路の入力信号端子である請求項６に記載の構 造。