JPH07506469A - 伝送用データのフォーマット方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 伝送用データのフォーマット方法およヒ装置発明の背景 １０発明の分野 本発明は伝送用データの組織化に関する。特に、本発明はボコーダデータ、非ボ コーダデータおよび伝送用の信号データをフォーマットする新しい改良された方 法および装置に関する。

ＩＩ、関連技術の説明 デジタル通信の分野において、種々の構造の伝送用デジタルデータが使用されて いる。データビットは、通信媒体による転送に一般的に使用されるフォーマット にしたがって組織化される。

したがって、本発明の目的は、構成された形態で通信される種々のタイプのデー タおよび種々の速度のデータの通信を容易にするデータフォーマットを提供する ことである。

発明の要約 本発明は、伝送媒体による通信のためにデジタルデータをフォーマットする新し い改良された方法およびシステムを提供する。

通信システムにおいて、利用者間におけるデータの全ての通信を可能にするデー タフォーマットを使用することが重要である。種々の速度で種々のタイプのデー タを通信することが所望される符号分割多重アクセス（ＣＤＭＡ）通信システム のような通信システムにおいて、予め定められた構造内において最大のフレキシ ビリティを可能にするデータフォーマットが選択されなければならない。さらに 、リソースを最大にするために、異なるタイプのデータが一緒に組織化されるこ とを可能にするフォーマットの共有を行うことが望ましい。

このような状況において、対応したタイプおよび速度に応じて容易に抽出される ことが可能であるようにデータを構成する必要がある。

本発明によると、伝送用に特有に構成されたフォーマットに種々のタイプのデー タを種々の速度で構成する方法および装置が提供される。データはボコーダデー タまたは異なるタイプの非ボコーダデータとして提供される。データは、予め定 められた伝送期間のフレームに構成される。データフレームは、データに応じて いくつかのデータ速度のうちの１つであるように構成される。ボコーダデータは いくつかのデータ速度のうちの１つで提供され、予め定められたフォーマットに したがってフレームに構成される。フレームは、最高のフレームデータ速度であ るようにボコーダデータの非ボコーダデータとの共有によりフォーマットされて もよい。非ボコーダデータはやはり最高のフレーム速度であるように構成されて もよい。付加的な制御データは伝送および受信時の回復の種々のアスペクトを支 持するようにデータフレーム内に与えられてもよい。

図面の簡単な説明 本発明の特徴、目的および利点は以下の詳細な説明および同じ参照符号が一貫し て対応した素子を示した図面から明らかになるであろう。

図１は、トランシーバの送信部分の一例を示したブロック図である。

図２ａ乃至図２ｈは、種々のデータ速度、タイプおよびモードに対するフレーム データフォーマットを示した一連の図である。

図３は、図１のＣＲＣおよびテールピット発生器の例示的な回路構造を示した図 である。

図４ａ乃至図４ｅは、データのフレームをフォーマットするフローチャートであ る。

図５ａ乃至図５６は、９．６　、４．８　、２．４および１．２ｋｂｐｓの各伝 送データ速度に対するインターリーバアレイにおけるコードシンボルの順序付け を一連のチャートで示す。

図６は、各エンコーダシンボルグループに対応したウオルシュ（Ｗａｌｓｈ　） シンボルを示したチャートである。

図７は、図１の長コード発生器を示したブロック図である。

図８ａ乃至図８Ｃは、種々のチャンネルタイプに対する長コードマスクを示した 一連の図である。

図９は、図１のデジタルフィルタの周波数応答を示したグラフである。

好ましい実施例の詳細な説明 図面を参照すると、図１はＣＤＭＡモービルステーショントランシーバまたはＰ ＣＮ送受話器の送信部分１０の１実施例を示す。ＣＤＭＡセル通信システムにお いて、順方向ＣＤＭＡチャンネルは、セルベースステーションからモービルステ ーションに情報を伝送するために使用される。反対に、逆方向ＣＤＭＡチャンネ ルはモービルステーションからセルベースステーションに情報を伝送するために 使用される。モービルステーションからの信号の通信は、アクセスチャンネルま たはトラフィックチャンネル通信の形態において特徴付けられる。アクセスチャ ンネルは、呼び発生源、頁に対する応答および登録等の短い信号メツセージに対 して使用される。トラフィックチャンネルは、（１）典型的に利用者スピーチを 含む１次的トラフィック、または（２）典型的に利用者データを含む２次的トラ フィック、または（３）命令および制御信号のような信号トラフィック、または （４）１．次的トラフィックおよび２次的トラフィックの組合せ、または（５） １次的トラフィックおよび信号トラフィックの組合せを通信するために使用され る。

送信部分ｌＯは、データが９．６　ｋｂｐｓ、　４．８　ｋｂｐｓ、　２．４　 ｋｂｐｓまたは１．２ｋｂｐｓの各データ速度で逆方向ＣＤＭＡチャンネルで伝 送されることを可能にする。逆方向トラフィックチャンネルの伝送はこれらのデ ータ速度のいずれであってもよ＜、一方アクセスチャンネルの伝送は４．８ｋｂ ｐｓデ一タ速度である。

逆方向トラフィックチャンネルの伝送デユーティサイクルは、伝送データ速度に より変化する。特に、各速度に対する伝送デユーティサイクルは表工に与えられ ている。伝送のデユーティサイクルはデータ速度と共に比例的に変化するため、 実際のバースト伝送速度は１秒当り２８．８００個のコードシンボルに固定され る。６個のコードシンボルは伝送のために６４個のウオルシュシンボルのうちの １つとして変調されるため、ウオルシュシンボル伝送速度は結果的に３０７．２ 　ｋｃｐｓの固定されたウオルシュチップ速度を生じさせる１秒当り４８００個 のウオルシュシンボルに固定される。

逆方向ＣＤＭＡチャンネルで伝送される全てのデータは、伝送前にコンボリュー ション状にエンコードされ、プロ・ツクインターリーブされ、６４−ｔｒｙ変調 によって変調されて直接シーケンスＰＮ拡散される。表Ｉはさらに逆方向ＣＤＭ Ａチャンネルでの種々の伝送速度に対するデータおよびシンボルに対する関係お よび速度を定めている。数表記は、伝送速度が４．８　ｋｂｐｓに固定されるこ とを除いてアクセスチャンネルに対して同じであり、デユーティサイクルは１０ ０％である。ここにおいて以下説明するように、逆方向ＣＤＭＡチャンネルで伝 送される各ビットは、速度１／３コードを使用して渦巻状にエンコードされる。

したがって、コードシンボル速度は常にデータ速度の３倍である。直接シーケン ス拡散関数の速度は、各ウオルシュチップが正確に４個のＰＮチ・ノブによって 拡散されるように１．２２８８Ｍ　Ｈｚに固定される。

表Ｉ ビット速度（ｋｂｐｓ）　９．６　４．８　２．４　１．２ＰＮチップ速度（Ｍ ｃｐｓ）　１．２２８８　１．２２８８　１．２２８８　１．２２８８コ一ド速 度（ビット　１／３　１／３　１／３　１／３／コードシンボル） ＴＩデユーティ１００．０　５０．０　２５．０　１２．５サイクル（％） コードシンボル　２８．８００　２８．８００　２８．８００　２８．８００速 度（ＳＰＳ） 変調（コードシンボル／６　６　６　６ウオルシユシンボル） ウオルシュシンボル　４８００　４８００　４８００　４８００速度（ＳＰＳ） ウオルシュチップ；　３０７．２０　３０７．２０　３０７．２０　３０７．２ ０速度（ｋｃｐｓ） ウオルシュシンボル　２０８．３３　２０８ｊ３　２０８．３３　２０８．３３ （μ５） ＰＮチップ／コード　４２．６７　４２．６７　４２．６７　４２．６７シンボ ル ＰＮチップ／　２５６　２５６　２５６　２５６ウオルシユシンボル ＰＮチップ／　４４４４ ウオルシユチツプ 送信ポート１０は、１次トラフィックが存在するモードで機能した場合にスピー チおよび、または背景雑音等の音響信号をデジタル信号として伝送媒体によって 通信する。音響信号のデジタル通信を容易にするために、これらの信号は良く知 られた技術によってサンプルされ、デジタル化される。例えば、図１において音 はマイクロフォン１２によってアナログ信号に変換され、その後コーデック１４ によってデジタル信号に変換される。コーデック１４は典型的に標準方式の８ビ ット／μ法則フォーマットを使用してアナログデジタル変換処理を可能にする。

その代わりに、アナログ信号は均一なパルスコード変調（ＰＣＭ）フォーマット で直接デジタル形態に変換されてもよい。１実施例において、コーデック１４は ８ｋＨｚのサンプリングを使用して、６４ｋｂｐｓのデータ速度を実現するよう なサンプリング速度で８ビツトサンプルの出力を供給する。

８ビツトサンプルはコーデック１４からボコーダ１６に出力され、このボコーダ においてμ法則／均一コード変換処理が行われる。ボコーダ１６において、サン プルは各フレームが予め定められた数のサンプルからなる入力データのフレーム に組織化される。ボコーダ１６の好ましい実施例において、各フレームは８ｋＨ ｚのサンプリング速度のスピーチの１６０個のサンプルまたは２０ミリ秒からな る。別のサンプリング速度およびフレーム寸法が使用されてもよいことを理解す べきである。

スピーチサンプルの各フレームはボコーダ１６によってエンコードされる可変速 度であり、結果的なパラメータデータが対応したデータパケットにフォーマット される。その後、ボコーダデータパケットは伝送フォーマット化するためにマイ クロプロセッサ１８および関連した回路に出力される。マイクロプロセッサ１８ は、一般に技術的に知られているようにプログラム指令メモリにより含まれるプ ログラム指令、データメモリ並びに適切なインターフェイスおよび関連した回路 を含む。

ボコーダ１６の好ましい構成は、コード化されたスピーチデータにおいて可変速 度を与えるようにコード励起線形予測（ＣＥ　Ｌ　Ｐ）コーディング技術の１形 態を使用する。線形予測コーグ（Ｌ　Ｐ　Ｇ）解析は一定数のサンプルに関して 行われ、ピッチおよびヒートブック探索は伝送速度に応じて変化する数のサンプ ルに関して行われる。このタイプの可変速度ボコーダは、１９９１年６月１１日 に出願され、本出願人に譲渡された本出願人の米国特許出願節０７／７１３．６ ６１号明細書に記載されている。ボコーダ１６は適用特定集積回路（ＡＳ　Ｉ　 Ｃ）またはデジタル信号プロセッサ中に構成されてもよい。

この可変速度ボコーダにおいて、スピーチ解析フレームは長さが２０ミリ秒であ り、抽出されたパラメータが１秒当り５０倍のバーストでマイクロプロセッサ１ ８に出力されることを意味する。さらに、データ出力の速度はほぼ８　ｋｂｐｓ から４　ｋｂｐｓ。

２　ｋｂｐｓおよび１　ｋｂｐｓに変化する。

速度１として示された全速度では、ボコーダとマイクロプロセッサとの間のデー タ伝送は８．５５ｋｂｐｓ速度である。全速度のデータに対してパラメータは各 フレームに対してエンコードされ、１６０ビツトで表される。全速度のデータフ レームはまた１１ビツトのパリティチェックを含み、したがって結果的に全体で １７１　ビットからなる全速度フレームを生じさせる。

全速度のデータフレームにおいて、パリティチェックビットのないボコーダとマ イクロプロセッサとの間の伝送速度は８ｋｂｐｓである。

速度１／２として示される半分の速度において、ボコーダとマイクロプロセッサ との間のデータ伝送は４　ｋｂｐｓ速度であり、パラメータが８０ビツトを使用 して各フレームに対してエンコードされる。速度１／４として示される４分の１ の速度では、ボコーダとマイクロプロセッサとの間のデータ伝送は２　ｋｂｐｓ 速度であり、パラメータが４０ビツトを使用して各フレームに対してエンコード される。速度１／８として示される８分の１の速度において、ボコーダとマイク ロプロセッサとの間のデータ伝送は１　ｋｂｐｓ速度より少し小さく、パラメー タが１６ビツトを使用して各フレームに対してエンコードされる。

さらに、ボコーダとマイクロプロセッサとの間においてフレームで送られる情報 はない。空フレームと呼ばれるこのフレームタイプは、信号伝送またはその他の 非ボコーダデータのために使用されてもよい。

その後、ボコーダデータパケットは伝送フォーマットを完成させるためにマイク ロプロセッサ１８およびＣＲＣおよびテールビット発生器２０に出力される。マ イクロプロセッサ１８は、スピーチサンプルのフレームがエンコードされた速度 に対して速度指示と共に２０ミリ秒毎にパラメータデータのパケットを受信する 。マイクロプロセッサ１８はまたもし存在しているならば、発生器２０への出力 用の２次トラフィックデータの人力を受信する。マイクロプロセッサ１８はまた 発生器２ｏへの出力用の信号データを内部的に発生する。１次トラフィック、２ 次トラフィックまたは信号トラフィック事象のいずれかのデータは、もし存在し ているならば２０ミリ秒のフレーム毎にマイクロプロセッサ１８から発生器２０ に出力される。

発生器２０は、受信器においてフレーム品質指示子として使用される１組のパリ ティチェックビットまたは循環冗長チェックビット（ＣＲＣビット）を発生し、 全速度または１／２速度のフレームの終端に付加する。全速度フレームに対して 、データが全速度の１次、２次または信号トラフィック或は１／２速度の１次お よび２次トラフィックの組合せ、もしくは１／２速度の１次および信号トラフィ ックの組合せのいずれであるかにかかわらず、発生器２０は第１の多項式にした がって１組のＣＲＣビットを発生することが好ましい。１／２速度のデータフレ ームに対して、発生器２０はまた好ましくは第２の多項式にしたがって１組のＣ ＲＣビットを発生する。発生器２０はさらにデータの有無にかかわらずフレーム の最後でＣＲＣビットに追従する１組のエンコーダテールビットを全てのフレー ム速度に対して発生する。以下、図３および図４を参照してマイクロプロセッサ １８および発生器２０に関して動作をさらに詳細に説明する。

発生器２０から９．６ｋｂｐｓ速度で与えられた逆方向トラフィックチャンネル フレームは１９２　ビットの長さであり、２０ミリ秒のフレームである。これら のフレームは、図２８乃至図２ｅに示されているように単一の混合モードビット 、もし存在するならば補助フォーマットビット、メツセージビット、１２ビツト のフレーム品質指示子（ＣＲＣ）および８ビツトのエンコーダテールビットから なる。混合モードピットは、メツセージビットが１次トラフィック情報だけであ る全てのフレーム中”０”に設定される。混合モードピットが“０′″のとき、 フレームは混合モードピット、１７１の１次トラフィックピット、１２ＣＲＣビ ツトおよび８エンコーダテールピツトからなる。　混合モードピットは、２次ま たは信号トラフィックを含むフレームに対して“１”に設定される。これらの例 において、混合モードピットに後続する第１のビットは、フレームが“空および バースト”または“ディムおよびバースト“フォーマットのいずれであるかを特 定するバーストフォーマットビットである。“空およびバースト”動作は、フレ ーム全体が２次または信号トラフィックに対して使用されるものであり、一方“ ディムおよびバースト”動作は１次トラフィックが２次または信号トラフィック のいずれかと共有するものである。バーストフォーマットビットが“０”に設定 された場合、フレームは“ディムおよびバーストフォーマット”であり、“１” に設定された場合、フレームは“空およびバーストフォーマット”である。

混合モードピットに後続する第２のビットは、トラフィックタイプビットである 。トラフィックタイプビットは、フレームが２次または信号トラフィックを含ん でいるが否がを特定するために使用される。トラフィックタイプビットが′０″ である場合、フレームは信号ｌ・ラフイックを含み、“１”である場合、フレー ムは２次トラフィックを含んでいる。図２ｂ乃至図２ｅはバーストフォーマット ビットおよびトラフィックタイプビットを示している。

バーストフォーマットビットがディムおよびバーストを表わす“０”に設定され たとき、トラフィックタイプビットに後続する２ビツトはトラフィックモードビ ットである。これらのビットは、そのフレーム内において１次トラフィック情報 に対して使用されるビットの数および信号または２次トラフィック情報のいずれ かに対して使用されるビットの数を示す。不履行モードに対して、トラフィック モード”００”だけが定められ、他の全てのトラフィックモードが他のビットタ イプおよび数に対して保留される。図２ｂおよび図２０を参照すると、好ましい 実施例において１次トラフィックに対して８０ビツトが使用され（１／２速度の ボコーダデータパケット）、一方８６および８７ビツトは信号および２次トラフ ィックに対してそれぞれ使用されている。

信号トラフィックが存在しているフレームにおいて、フレームの信号部分の第１ のビットはメツセージ開始（ＳＯＭ）ビットである。３０Ｍビットは、逆方向チ ャンネルメツセージ（信号メツセージ）が次のビットで始まる場合に“１”であ る。一般に、逆方向トラフィックチャンネルメツセージの第１のビットは３０Ｍ ビットに後続する以外フレーム中のどの箇所でも始まらない。しかしながら、フ レームが前のフレームにおいて始まったメツセージの一部分を含んでいる場合、 ３０Ｍビットは“０″である。３０Ｍビットは“Ｏ″ならば、次のビットはメツ セージの一部分であるが、それは完全なメツセージの第１のビットではない。

好ましい実施例において、１次トラフィックだけが４．８ｋｂｐｓ、　２．４ｋ ｂｐｓ　、および１２ｋｂｐｓ速度でフレームで伝送される。

混合モード動作は一般に９．６ｋｂｐｓ速度以外の速度で支持されないが、その ように構成され易い。これらの特定の速度に対するフレームフォーマットは図２ ｆ乃至図２ｈに示されている。４．８ｋｂｐｓ速度に対して、フレームは９６ビ ツトの長さであり、以下説明するようにビットは２０ミリ秒のフレーム期間だけ 間隔を隔てられている。４．８ｋｂｐｓ速度のフレームは８０の１次トラフィッ クピット、８ビツトフレーム品質指示子（ＣＲＣ）および８のエンコーダテール ビットを含む。２，４ｋｂｐｓ速度に対して、フレームは４８ビツトの長さであ り、やはり以下において説明するようにビットは２０ミリ秒のフレーム期間だけ 間隔を隔てられている。２，４ｋｂｐｓ速度のフレームは、４０の１次トラフィ ックピットおよび８エンコーダテールピツトを含む。１．２ｋｂｐｓ速度に対し て、フレームは２４ビツトの長さであり、以下説明するようにビットは２０ミリ 秒のフレーム期間だけ間隔を隔てられている。１．２ｋｂｐｓ速度のフレームは 、１６の１次トラフィックピットおよび８エンコーダテールピツトを含む。

好ましい実施例において、アクセスチャンネルデータは、４、８ｋｂｐｓの速度 の伝送に対してマイクロプロセッサ１８によって発生される。このようなデータ はエンコーディングのような４．８ｋｂｐｓフレームフオーマツトデータと同様 に処理されるのでウオルシュエンコーディングとしてインターリーブする。

４、ｇｋｂｐｓデータに対して実施されるエンコーディング方式において、逆方 向トラフィックチャンネルデータまたはアクセスチャンネルデータのいずれであ っても冗長データが発生される。冗長データが伝送時に除去される逆方向トラフ ィックチャンネルとは異なり、アクセスチャンネルでは冗長データを含む全ての データが伝送される。以下、アクセスチャンネルデータのフレームの伝送問題に 関する詳細を説明する。

図３は、の図２ａ乃至図２ｈにしたがってデータをフォーマットするための素子 の実施例を示す。図３において、データはマイクロプロセッサ１８　（図１）か ら発生機２ｏに伝送される。発生機２０は、データバッファおよび制御論理回路 ６０ＳＣＲＣ回路６２および６４並びにテールビット回路６６とから構成されて いる。マイクロプロセッサから提供されるデータと共に、速度命令がオプション 的に与えられる。データは２０ミリ秒のフレーム毎にマイクロプロセッサから論 理回路６０に転送され、ここにおいて一時的に蓄積される。各フレームに対して 、論理回路６０はマイクロプロセッサから伝送されたビットの数を各フレームに 対してカウントするか、或はその代りとして速度命令およびデータのフレームを フォーマットした時のクロックサイクルのカウントを使用する。

トラフィックチャンネルの各フレームはフーム品質指示子を含む。９．６ｋｂｐ ｓおよび４．８ｋｂｐｓの伝送速度に対して、フレーム品質指示子はＣＲＣであ る。２．４ｋｂｐｓおよび１．２ｋｂｐｓの伝送速度に対して、フレーム品質指 示子は余分なフレーム品質ビットが伝送されないことを示す。フレーム品質指示 子は、受信機において２つの機能を支持する。第１の機能はフレームの伝送速度 を決定することであり、第２の機能はフレームがエラーであるか否かを決定する ことである。受信機において、これらの決定はデコーダ情報とＣＲＣチェックと の組合せによって行われる。

９、６ｋｂｐｓおよび４．　ｇｋｂｐｓの速度に対して、フレーム品質指示子（ ＣＲＣ）はフレーム品質指示子自身およびエンコーダテールビットを除くフレー ム内の全ビットに関して計算される。論理回路６０はｃＲｃ回路６２オヨび６４ ４．：９．６ｋｂｐｓ　オヨヒ４゜ｇｋｂｐｓの速度データをそれぞれ提供する 。回路６２および６４は、典型的に示されているようなシフトレジスタ、モジュ ロ２加算器（典型的に排他的オアゲート）およびスイッチのシーケンスとして構 成される。

９．６ｋｂｐｓ伝送速度伝送−タは、図２ａ乃至図２ｅを参照して説明されてい るように１９２ビツト長のフレーム内で伝送される１２ビツトフレ一ム品質指示 子（ＣＲＣ）を使用する。ＣＲＣ回路６２に対して図３で示されているように、 ９．６ｋｂｐｓの速度に対する発生器多項式は以下の通りである：ｇ　（ｘ）　 ＝ｘ　＋ｘ　＋ｘ　＋ｘ　＋ｘ８＋ｘ’　＋ｘ＋１４、８ｋｂｐｓの伝送速度デ ータは、図２ｆを参照して説明されているように９６ビツト長フレーム内で伝送 される８ビツトＣＲＣを使用する。ＣＲＣ回路６４に対して図３に示されている ように、４．８ｋｂｐｓの速度に対する発生器多項式は以下の通りである： ｇ　（Ｘ）＝Ｘ”　＋ｘ７＋ｘ’　＋ｘ３＋ｘ＋１最初に、論理回路６０からの 初期化信号によって回路６２および６４の全てのシフトレジスタ素子が論理“１ ”に設定される。

さらに、論理回路６０は回路６２および６４のスイッチを上方位置に設定する。

９．６ｋｂｐｓの速度データに対して、回路６２のレジスタは、回路６２への人 力として対応したモード／フォーマット指示子ビットと共に１次トラフィック、 ２次トラフィックまたは信号ビット或はそれらの混合のシーケンス中の１７２ビ ツトに対して１７２回クロックされる。１７２ビツトが回路６２を通ってクロッ クされた後、論理回路６０は回路６２のスイッチを下方位置に設定し、その後回 路６２のレジスタがさらに１２回クロックされる。回路６２の１２回の付加的な りロックの結果、ＣＲＣビットである１２の付加的な出力ビットが発生される。

計算された順序のＣＲＣビットは回路６２からの出力として１７２ビツトの最後 に付加される。回路６２を通過した論理回路６０からの１７２ビツトの出力は、 ＣＲＣビットの計算によって妨害されず、したがってそれらが入力した同じ順序 および同じ値で回路６２から出力されることに留意すべきである。

９、６ｋｂｐｓの速度データに対して、ビットは以下の順序で論理回路６０から 回路６４に入力される。１次トラフィックのみの場合には、ビットは単一混合モ ード（ＭＭ）ビットと、それに続＜　１７１の１次トラフィックピットの順序で 論理回路６ｏがら回路６４に人力される。１次および信号トラフィックを有する “ディムおよびバースト”の場合には、ビットは単一混合モード（ＭＭ）　、単 一バーストビット（ＢＦ）、トラフィックタイプ（ＴＴ）ビット、１対のトラフ ィックモード（ＴＭ）ビット、８０１次トラフィックビット、メツセージの開始 （ＳＯＭ）ビットおよび８６信号トラフィックビットの順序で論理回路６０から 回路６４に入力される。１次および２次トラフィックによる“ディムおよびバー スト”の場合には、ビットは単−ＭＭビット、単−ＢＦビット、ＴＴビット、１ 対のＴＭビット、８０の１次トラフィックピットおよび８７の信号トラフィック ピットの順序で論理回路６０から回路６４に入力される。信号トラフィックだけ による“空およびバースト”データフォーマットの場合には、ビットは単−ＭＭ ビット、単−ＢＦビット、ＴＴビット、３０Ｍビットおよび１６８の信号トラフ ィックビットの順序で論理回路６０から回路６４に人力される。２次トラフィッ クだけによる“空およびバースト”データフォーマットの場合には、ビットは単 −ＭＭビット、単−ＢＦビット、ＴＴビットおよび＋６９の信号トラフィックピ ットの順序で論理回路６０から回路６４に入力される。

同様に、４．８ｋｂｐｓの速度データに対しては、回路６４のレジスタは論理回 路６０から回路６４への入力として１次トラフィックデータの８０ビツト、また はアクセスチャンネルデータの８０ビツトに対して８０回クロックされる。８０ ビツトが回路６４を通ってクロックされた後、論理回路６０は回路６４のスイッ チを下方位置に設定し、回路６４のレジスタはさらに８回クロックされる。回路 ６２の１２回の付加的なりロックの結果、ＣＲＣビットである１２の付加的な出 力ビットが発生される。計算された順序のＣＲＣビットは、回路６４からの出力 として８０ビツトの最後に付加される。回路６４通過した論理回路６０からの８ ０ビツト出力はＣＲＣビットの計算によって妨害されず、したがって、それらが 人力した同じ順序および同じ値で回路６４から出力されることに留意すべきであ る。

回路６２および６４のいずれかからのビット出力は、論理回路６０の制御下にあ るスイッチ６６に供給される。またスイッチ６６への人力は、２．４ｋｂｐｓお よび１．２ｋｂｐｓのデータフレームに対して論理回路６０から出力された１次 トラフィックデータの４０および１６ビツトである。スイッチ６６は入力データ の出力（上方位置）と論理ゼロ（“０“）値におけるテールピット（下方位置） を選択する。スイッチ６６は通常上方位置に設定され、存在するならば論理回路 ６０並びに回路６２および６４からのデータが発生器２０からエンコーダ２２（ 図１）に出力されることを可能にする。９．６ｋｂｐｓおよび４．８ｋｂｐｓの フレームデータに対して、ＣＲＣビットがスイッチ６６を通ってクロックされた 後、論理回路６０は全てゼロの８個のテールピットを発生するように８個のクロ ックサイクルに対して下方位置にスイッチを設定する。したがって、９．６ｋｂ ｐｓおよび４．８ｋｂｐｇのデータフレームに関して、フレームに対するエンコ ーダへの出力としてのデータはＣＲＣビットの後に付加される８テールピツトを 含む。同様に、２．４ｋｂｐｓおよび１．２ｋｂｐｓのデータフレームに関して 、１次トラフィックピットが論理回路６０からスイッチ６６を通ってクロックさ れた後、論理回路６０は全てゼロの８個のテールピットを発生するように８つの クロックサイクルに対して下方位置にスイッチを設定する。したがって、２，４ ｋｂｐＳおよび１．２ｋｂｐｓのデータフレームに関して、フレームに対するエ ンコーダへの出力としてのデータは１次トラフィックピットの後に付加された８ テールピツトを含む。

図４ａ乃至図４ｅは、データを説明されたフレームフォーマットに組立てる時の マイクロプロセッサ１８および発生器２０の動作を一連のフローチャートで示す 。伝送に対して種々のトラフィックタイプおよび速度優先度を与えるために種々 の方式が実施されてもよいことに留意しなければならない。実施例において、ボ コーダデータが存在しているときに、信号トラフィックメツセージが送られる場 合、“ディルおよびバースト”フォーマットが選択される。マイクロプロセッサ １８はボコーダ１６に命令を発して、ボコーダが通常サンプルフレームをエンコ ードする速度にかかわらず、ボコーダにスピーチサンプルフレームを１／２速度 でエンコードさせる。その後、マイクロプロセッサ１８は図２ｂに示されている ように信号トラフィックにより１／２速度のボコーダデータを９．６ｋｂｐＳの フレームに組立る。この場合、スピーチ品質の劣化を避けるために１／２速度で エンコードされるスピーチフレームの数に対して制限が与えられる。その代りと して、マイクロプロセッサ１８はボコーダデータの１／２速度のフレームがデー タの“ディルおよびバースト”フォーマ・ソトへの組立て前に受取られるまで待 機することもできる。この場合、信号データの時間的に適切な伝送を確実にする ために、命令がボコーダに送られて１／２速度でエンコードする前に、１／２速 度以外での連続フレームの数に対する最大制限が与えられる。

２次トラフィックは“ディルおよびバースト”フォーマ・ソト（図２ｃ）で同様 にして転送される。

図２ｄおよび図２ｅに示されたような１空およびｌく一スト”データフォーマッ トに対する場合も同様である。ボコーダはスピーチサンプルのフレームをエンコ ードしないように命令されるか、或はボコーダデータはデータフレームの構成時 にマイクロプロセッサによって無視される。種々の速度の１次トラフィック、“ ディルおよびバースト”　トラフ付りおよび“空およびバースト″　トラフィッ クのフレームフォーマ・ソトを発生する優先度を定めることにより多数の可能性 が開かれる。

再び図１を参照すると、９．６ｋｂｐｓ　、　４．８ｋｂｐｓ　、　２．４ｋｂ ｐｓおよび１．２ｋｂｐｓのデータの２０ミリ秒のフレームは発生器２０カーら エンコーダ２２に出力される。実施例において、エンコーダ２２は技術的に知ら れているタイプのエンコーダであるコンボリューションエンコーダであることが 好ましい。エンコーダ２２は、速度１／３、制限長に＝９のコンボリューション を使用してデータをエンコードすることが好ましい。例示的なエンコーダ２２は ｇ　＝　５５７　（ｏ山１）、ｇｌ　−６６３ｆｏ山１）およびｇ２＝７１１　 （ｏｃｔａｌ）の発生器関数により構成されて０る。技術的１こ良く知られてい るように、コンボリューション状のコード化は直列的に時間シフトされた遅延さ れたデータシーケンスの選択されたタップのモジュロ２加算を含む。データシー ケンス遅延の長さはに−１に等しく、ここでｋはコード制限長である。好ましい 実施例において速度１／３コードが使用されているため、３つのコードシンボル （ｃｇ）、（ｃｌ）および（Ｃ２）がエンコーダに入力される各データビ・ット に対して発生される。コードシンボル（Ｃｏ）、（ｃｌ）および（Ｃ２）は、発 生器関数ｇｏ１ｇ１およびｇｌによってそれぞれ発生される。コードシンボルは 、エンコーダ２２からブロックインターリーバ２４に出力される。出力されたコ ードシンボルは、最初のコードシンボル（ｃｏ）、２番目のコードシンボル（Ｃ ）および最後のコードシンボル（Ｃ２）の順序でインターリーバ２４に供給され る。初期化の時のエンコーダ２２の状態は、全てゼロ状態である。さらに、各フ レームの最後においてテールピットを使用することによりエンコーダ２２は全て ゼロ状態にリセットされる。

エンコーダ２２から出力されたシシンボルは、マイクロプロセッサ１８の制御下 においてコードシンボル反復を行なうブロックインターリーバ２４に供給される 。シンボルがマイクロプロセッサ１８によってアドレスされた位置に記憶された 通常のランダムアクセスメモリ（ＲＡＭ）を使用して、コードシンボルはデータ チャンネルと共に変化するコードシンボル反復速度を実現するような方法で蓄積 される。

コードシンボルは、９．６ｋｂｐｓのデータ速度に対して反復されない。４．８ ｋｂｐｓのデータ速度の各コードシンボルは１回反復され、すなわち各シンボル は２回発生する。２．４ｋｂｐｓのデータ速度の各コードシンボルは３回反復さ れ、すなわち各シンボルは４回発生する。１．２ｋｂｐｓのデータ速度の各コー ドシンボルは７回反復され、すなわち各シンボルは８回発生する。

全ての速度のデータ速度（９゜６　、４．８　、２．４および１．２ｋｂｐｓ　 ）に対して、コード反復は結果的にインターリーバ２４から出力されたデータに 対して１秒当り２８．８００個のコードシンボルの一定のコードシンボル速度を 生じさせる。逆方向トラフイ・ツクチャンネルにおいて、反復されたコードシン ボルは多数回伝送されず、以下詳細に説明するように、１つを除く全てのコード シンボルが可変伝送デユーティサイクルにより実際の伝送前に削除される。コー ドシンボル反復の使用は、以下さらに詳細に説明されるようなインターリーバお よびデータノく一ストランダム化装置の動作を説明するのに都合の良い方法であ ることを理解しなければならない。さらに、同じ結果をもたらし、本発明の技術 的範囲内であるコードシンボル反復を使用する以外の構成は容易に実施されるこ とを理解しなければならない。

逆方向トラフィックチャンネルおよびアクセスチャンネルで伝送される全てのコ ードシンボルは、変調および伝送の前にインターリーブされる。技術的に良く知 られているように構成されたブロックインターリーバ２４は、２０ミリ秒の期間 にわたってコードシンボルの出力を供給する。インターリーバ構造は、典型的に ３２行および１８列、すなわち５７６個のセルを持つ長方形アレイである。コー ドシンボルは、３２Ｘ１８マトリクスを完全に満たすように９．６　、４．８　 、２．４および１．２ｋｂｐＳの速度のデータに対する反復により列でインター リーバに書込まれる。図５ａ乃至図５ｄは、９．６　、４．８　、２．４および １゜２ｋｂｐｓの各伝送データ速度に対するインターリーバアレイへの反復コー ドシンボルの書込みの順序を示す。

逆方向トラフィックチャンネルのコードシンボルは、インターリーバから行で出 力される。マイクロプロセッサ１８はまた適切な順序でシンボルを出力するため にインターリーバメモリのアドレス処理を制御する。インターリーバの行は以下 の順序で出力されることが好ましい。

９．６ｋｂｐｓにおいて： ４．８ｋｂｐｓにおいて： １３２４５７６８９１１１０　＋２１３１５１４１６１７１９１８２０２１２． ４　ｋｂｐｓにおいて； １５２６３７４８９１３１０１４１１１５１２１６１７２１　＋８２２１９１． ２ｋｂｐｓにおいて： ＋　９２　１０３１１４　１２５　１３６１４７　１５８１６　１７２５１８２ ６１９アクセスチヤンネルコードシンボルはまたインターリーバ２４から行で出 力される。マイクロプロセッサ１８はまた適切な順序でシンボルを出力するため にインターリーバメモリのアドレス処理を制御する。インターリーバの行は、ア クセスチャンネルコードシンボルに対して４．８ｋｂｐｓの速度で以下の順序で 出力されることが好ましい。

その他の種々のシンボルインターリーブフォーマットと共に順方向伝送チャンネ ルで使用される１／２コンボリユーシヨンコード等のその他のエンコード速度は 、本発明の基本的な技術を使用して容易に実施されることができることに留意し なければならい。

再び図１を参照すると、インターリーブされたコードシンボルは、インターリー バ２４から変調器２６に出力される。好ましい実施例において、逆方向ＣＤＭＡ チャンネルに対する変調は６４−ａｒｙ直交信号を使用する。すなわち、６４個 の可能な変調シンボルの１つが各６個のコードシンボルに対して伝送される。６ ４−ｘｒｙ変調シンボルは、ウオルシュ関数を使用して発生されることが好まし い６４個の直交波形の１つである。これらの変調シンボルは図６に示されており 、０乃至６３の番号が付けられている。変調シンボルは、以下の式にしたがって 選択される： 変調シンボル数−Ｃｏ　＋　２Ｃ１＋　４ｃ２　＋　８ｃ３＋１６ｃ４＋３２ｃ ｓ　（３） ここで、ＣおよびＣｏは変調シンボルを形成する各グループの６つのコードシン ボルの最後または最も新しいおよび最初または最も古い２進値（“０”および“ １”）コードシンボルを表す。単一の変調シンボルを伝送するために必要な期間 は“ウオルシュシンボル”期間と呼ばれ、２０８．３３３μｓにほぼ等しい。変 調シンボルの１６０４番目と関連した期間は“ウオルシュチップ”と呼ばれ、３ ．２５５２０８３３３３・・・μＳにほぼ等しい。

各変調またはウオルシュシンボルは、変調器２６からモジュロ２加算器を構成す る排他的オアゲート２８の１つの入力に出力される。ウオルシュシンボルは、３ ０７．２ｋｃｐｓのウオルシュチップ速度に対応した４８００ｓｐｓの速度で変 調器から出力される。ゲート２８の他方の入力は、長コードシーケンスと呼ばれ るマスクされた疑似雑音（ＰＮ）コードをマスク回路３２と共同して発生する長 コード発生器３０から供給される。長コード発生器３０から供給された長コード シーケンスは変調器２６のウオルシュチップ速度の４倍のチップ速度、すなわち ＰＮチップ速度１．２２８８Ｍｃｐｓである。ゲート２８は２つの人力信号を組 合わせて、１．２２８８Ｍｃｐｓのチップ速度でデータの出力を供給する。

長コードシーケンスは長さ２４２　１チツプのシーケンスの時間シフトであり、 以下の多項式を使用して技術的に良く知られた線形発生器によって発生される： １）　（り　”　Ｘ　４２　＋　Ｘ　３５　＋　Ｘ　３３＋　Ｘ　３１＋　Ｘ　 ２７＋　Ｘ　２６　＋　Ｘ　２５　＋Ｘ　２２＋　Ｘ　２１　＋　Ｘ　１９−’ ｒ　Ｘ　１ｇ＋　Ｘ　１７＋　Ｘ　１６　＋　Ｘ　１０＋ｘ十ｘ　＋ｘ　十ｘ　 ＋ｘ　＋ｘｌ＋１　（４）図７は発生器３０をさらに詳細に示す。発生器３０は 、シーケンス発生部分７０およびマスク部分７２から構成されている。部分７０ は、式４にしたがって４２ビツトのコードを発生するように一緒に結合されたシ フトレジスタおよびモジュロ２加算器（典型的に排他的オアゲート）の反復的配 置から構成されている。長コードはマスク回路３２から供給された４２ビ・ソト 幅のマスクにより部分７０から出力された４２ビツト状態変数をマスクすること によって発生される。

部分７２は、４２ビツト幅のマスクの各マスクビ・ソトを受取るための１人力を 有する一連の人力アンドゲート７４、乃至７４４゜から構成されている。アンド ゲート７４　乃至７４４２の他方の人力は、部分７０の対応したシフトレジスタ から出力を受取る。

口２加算され、部分７０のシフトレジスタを１．２２８８Ｍ　Ｈｚでクロックす るための１ビツト出力を形成する。加算器７６（ｉ、典型的に技術的に良く知ら れた排他的オアゲートの縦続接続構造として構成される。したがって、実際の出 力ＰＮシーケンスは、図７に示されているようにシーケンス発生器７０の全部で ４２のマスクされた出力ビットのモジュロ２加算によって発生される。

ＰＮ拡散のために使用されるマスクは、モービルステーションが通信しているチ ャンネルタイプに応じて変化する。図１を参照すると、初期化情報はマイクロプ ロセッサ−８から発生器３０および回路３２に供給される。発生器３０は、回路 を初期化するための初期化情報に応答する。マスク回路３２はまた初期化情報に 応答し、これは４２ビツトマスクを出力するために与えられるべきマスクタイプ を示す。したがって、マスク回路３２は、各通信チャンネルタイプ用のマスクを 含むメモリとして構成される。図８ａ乃至図８ｃは、各チャンネルタイプに対す るマスクビットを例示している。

特に、アクセスチャンネルで通信しているときには、マスクは図８ａに示されて いるように定められる。アクセスチャンネルマスクにおいて、マスクビット量２ ４乃至Ｍ４１は“１”に設定され、マスクビット量１９至Ｍ２３は選択されたア クセスチャンネル数に設定され、マスクビット量１６乃至Ｍ１８は関連した頁チ ャンネル用のコードチャンネル、すなわち典型的に１乃至７の範囲に設定され、 マスクビットＭ　乃至Ｍ１５は現在のベースステーションに対する登録ゾーンに 設定され、マスクビットＭ　乃至Ｍ８は現在のＣＤＭＡチャンネルに対するパイ ロットＰＮ値に設定される。

逆方向トラフィックチャンネルで通信している場合、マスクは図８ｂに示されて いるように定められる。モービルステーションは、そのモービルステーションに 特有の２つの長コード：モービルステーションの電気的連続番号（ＥＳＮ）に特 有の公共長コード：および典型的にモービルステーションの電話番号である各モ ービル識別番号（Ｍ　Ｉ　Ｎ）に特有の私設長コードの１つを使用する。公共長 コードにおいて、マスクビット量３２乃至Ｍ４１は“０”に設定され、マスクビ ットＭＯ乃至Ｍ３１はモービルステーションＥＳＮ値に設定される。

さらに、私設長コードは図８ｃに示されているように実施されてもよいことが認 められる。私設長コードは、それがベースステーションおよびモービルステーシ ョンだけに知られている点で付加的なセキュリティを提供する。私設長コードは 、伝送媒体を介して明白な状態で伝送されない。私設長コードにおいて、マスク ビットＭ４ｏおよびＭ４１は”０”および“１”にそれぞれ設定され、一方マス クビットＭｏ乃至Ｍ３９は予め定められた割当て方式にしたがって設定される。

再び図１を参照すると、ゲート２８の出力は１対のモジュロ２加算器である排他 的オアゲート３４および３６のそれぞれに対する一方の入力として供給される。

各ゲート３４および３６に対する他方の入力は第２および第３のＰＮシーケンス であり、■およびＱチャンネルＰＮ発生器３８および４０によってそれぞれ発生 されたＩおよびＱチャンネルの“類コード“である。

したがって、逆方向アクセスチャンネルおよび逆方向トラフィックチャンネルは 、実際の伝送の前に０ＱＰＳＫ拡散される。この逆方向チャンネルのオフセット 直角拡散は、順方向チャンネルＩおよびＱパイロットＰＮコードと同じｌおよび Ｑ　ＰＮコードを使用する。発生器３８および４０によって発生された！および Ｑ　ＰＮコードは長さ２１５であり、順方向チャンネルに関してゼロ時間オフセ ットコードであることが好ましい。さらに理解を容易にするために、順方向チャ ンネルではパイロット信号が各ベースステーションに対して発生される。各ベー スステーションパイロットチャンネル信号は、上記のように■およびＱ　ＰＮコ ードによって拡散される。

ベースステーション■およびＱ　ＰＮコードは、ベースステーション伝送間の区 別を行うようにコードシーケンスのシフトによって互いからオフセットされる。

■およびＱの短いＰＮコードに対する発生関数は以下の通りである：発生器３８ および４０は、式（５）および（６）にしたがって出力シーケンスを提供するよ うに技術的に良く知られた方法で構成される。

■およびＱ波形はゲート３４および３６からそれぞれ出力され、有限衝撃応答（ ＦＩＲ）フィルタ４２および４４への入力としてそれぞれ供給される。ＦＩＲフ ィルタ４２および４４は、結果的なＩおよびＱ波形を帯域制限するデジタルフィ ルタである。

これらのデジタルフィルタは、結果的なスペクトルが所定のスペクトルマスク内 に含まれているようにＩおよびＱ波形を成形する。これらのデジタルフィルタは 、以下の表１１に示されたインパルス応答特性を有していることが好ましい：表 ＩＩ フィルタ４２および４４は、良く知られたデジタルフィルタ技術にしたがって構 成されてもよく、図９に示されているような周波数応答特性を与えることが好ま しい。

ＰＮ拡散関数によって発生されたデジタルフィルタ４２および４４への２進数“ ０”および１”入力は、＋１および−１にそれぞれマツピングされる。デジタル フィルタのサンプリング周波数は、４゜９１５２Ｍ　Ｈｚ　＝　４　Ｘ　１．２ ２８８Ｍ　Ｈｚである。■およびＱデジタル波形と同期する付加的な２進数″０ ”および“］、］°入カンーケンは、各デジタルフィルタ４２および４４に供給 される。マスクシーケンスと呼ばれるこの特定のシーケンスは、データバースト ランダム化装置によって発生された出力である。マスクシーケンスは、■および 。の２進数波形を乗算して、デジタルフィルタ４２および４４への３進数（−１ ，０および＋１）人力を生成する。

上記に説明されているように、逆方向トラフィックチャンネルの伝送に対するデ ータ速度は等しい９．６　、４．８　、２．４または１．２ｋｂｐｓの速度の１ つであり、フレーム単位ベースで変化する。フレームはアクセスチャンネルおよ び逆方向トラフィックチャンネルの両者に対して固定された２０ミリ秒長である ため、１フレーム当りの情報数は、９．６　、４．８　、２．４または１．２ｋ ｂｐｓのデータ速度に対してそれぞれ１９２　、９６．４８または２４である。

上記のように、情報は速度１／３のコンボリューションエンコーダを使用してコ ード化され、その後コードシンボルは９．６　、４．８　、２．４またはｌ、ｊ ｋｂｐｔのデータ速度に対してそれぞれ１．２．４または８の係数だけ反復され る。

したがって、結果的な反復コードシンボルは１秒当り２８．８００シンボル（ｓ ｐｓ）に固定される。この２８．８００　（ｓｐｓ）流は、上記に説明されたよ うにブロックインターリーブされる。

伝送前に、逆方向トラフィックチャンネルインターリーバの出力流は、１つのイ ンターリーバ出力シンボルの伝送およびその他の全ての削除を行う時間フィルタ によりゲートされる。したがって、伝送ゲートのデユーティサイクルは伝送デー タ速度と共に変化する。伝送データ速度が９．６ｋｂｐｓである場合、伝送ゲー トは全てのインターリーバ出力シンボルが伝送されることを可能にする。伝送デ ータ速度が４．３ｋｂｐｓである場合、伝送ゲートはインターリーバ出力シンボ ルの１７２が伝送されることを可能にし、以下同様に実施される。ゲート処理は 、パワー制御グループと呼ばれる１６個の等しい長さくすなわちｌ、　２５　ミ リ秒）期間に２０ミリ秒のフレームを分割することによって動作する。１つのパ ワー制御グループはゲートオンされ（すなわち伝送され）、一方他のグループは ゲートオフされる（すなわち伝送されない）。

ゲートオンおよびゲートオフグループの割当ては、データバーストランダム化装 置機能と呼ばれる。ゲートオンのパワー制御グループは、逆方向ＣＤＭＡチャン ネルでの実際のトラフィック負荷が各デユーティサイクルに対するフレームのラ ンダム分布を仮定して平均されるようにフレーム内のそれらの位置で疑似ランダ ム化される。ゲートオンのパワー制御グループは、反復処理に入力される全ての コードシンボルが反復せずに１回伝送されるようなグループである。ゲートオフ 期間中、モービルステーションはエネルギを伝送せず、したがって同じ逆方向Ｃ ＤＭＡチャンネルで動作している他のモービルステーションに対する妨害を減少 させる。このシンボルゲート処理は、伝送フィルタ処理の前に行われる。

伝送ゲート処理は、モービルステーションがアクセスチャンネルで伝送した場合 には使用されない。アクセスチャンネルで伝送した場合、コードシンボルは伝送 前に１回反復される（各シンボルは２回発生する）。

データバーストランダム化装置の機能の実行において、データバーストランダム 化論理回路４６は、コーード反復によって発生された冗長データをランダムにマ スクする０および１のマスク流を発生する。マスク流パターンは、フレームデー タ速度および発生器３０により発生された長コードシーケンスから得られた１４ ビツトのブロックによって決定される。これらのマスクビットはデータ流と同期 され、データはデジタルフィルタ４２および４４の動作を通してこれらのビット によって選択的にマスクれる。論理回路４６内において、発生器３ｏがら出力さ れた！、　２２８８Ｍ　Ｈｚの長コードシーケンスは１４ビツトシフトレジスタ に入力され、１．２２８８ＭＨｚの速度でシフトされる。このシフトレジスタの 内容は、各逆方向トラフィックチャンネルフレームの境界前の１４ビツトラツチ された１つだけのべ’７−　制御グループ（１，２５ｍ　ｓ　）に負荷される。

論理回路４６は、マイクロプロセッサ１８から入力された速度と共にこのデータ を使用して、予め定められたアルゴリズムにしたがって、データが伝送のために フィルタ４２および４４を通過されることのできる特定のパワー制御グループを 決定する。したがって、論理回路４６はデータがフィルタ処理されるか（“０“ ）或は通過させられるか（“１”）に応じて、パワー制御グループ全体に対する “１″または“０”を各パワー制御グループに出力する。対応した受信機におい て、それは同じ長コードンーケンスを使用し、フレームに対して決定された対応 した速度は、データが存在する適切なパワー制御グループを決定する。

フィルタ４２から出力される！チャンネルデータは、デダジルアナログ（Ｄ／Ａ ）変換器およびアンチエイリアシングフィルタ回路５０に直接供給される。しか しながら、ＱチャンネルデータはＱチャンネルデータ中で１／２ＰＮチップ時間 の遅延（４０６，９ｎ秒）を生じさせる遅延素子４８にフィルタ４４がら出力さ れる。Ｑチャンネルデータは、デダジルアナログ（Ｄ／Ａ）変換器およびエイリ アシング防止回１５２に遅延素子４８から出力される。回路５０および５２はア ナログ形態にデジタルデータを変換し、アナログ信号をフィルタ処理する。回路 ５０および５２から出力された信号は、オフセット直角位相シフトキー（ＯＱＰ ＳＫ）変調器５４に供給され、ここにおいて変調されてＲＦ伝送回路５６に出力 される。回路５６は、送信のために信号を増幅してフィルタ処理し、周波数アッ プ変換する。信号はベースステーションへの通信のために回路５６からアンテナ ５８に出力される。

本発明の実施例は、モービルステーションに関する変調および伝送のためのデー タのフォーマットを説明していることを理解すべきである。データのフォーマッ トは、セルベースステーションに対して同じであるが、変調は異なる可能性があ ることを理解すべきである。

上記の好ましい実施例の説明は、当業者が本発明を形成または使用することを可 能にするように与えられている。当業者はこれらの実施例に対する種々の修正を 容易に認識し、ここに定められた原理は発明的機能を使用せずにその他の実施例 に対して適用されてもよい。したがって、本発明はここに示された実施例に制限 されるものではなく、ここに記載された原理および新しい特徴に一致する広い範 囲の技術的範囲に適合されるものである。

１次トラフィック　ＦＴ １次トラフィック　１ １次トラフィック　Ｔ ＦＴｏ、５ａ ＦＩＧ、５ｂ ’ｔ４〆区／：ン　１ｔ：４：ζく　τ＜１（ネＱ″ｔ４ｔ−４／：ン　１を主 ζく　τり１１ネ４”ｔ４ｔ、　：！−／：ン　１１平ζＸ　τ＜１（ンθアク セスチャンネル長コードマスク 公共長コードマスク ＦＩＧ、８ｂ ＦＩＧ、８ｃ ＼ｆ）（Ｚ ＦＩＧ、　９ フロントページの続き （５１）Ｉｎｔ、Ｃ１，’　識別記号　庁内整理番号ＨＯ４Ｑ　７／３８ ９３７１−５Ｋ （７２）発明者　ティードマン、ニドワード・ジー・ジュニア アメリカ合衆国、カリフォルニア州 ９２１２２、サンディエゴ、ブロムフィールド・アベニュー　４３５０ Ｉ ＨＯ４Ｌ　１３１００　３０５　Ｃ （７２）発明者　ライ−バー、リンゼイ・ニー・ジュニアアメリカ合衆国、カリ フォルニア州 ９２１２２、サンディエゴ、トニー・ドライブ（７２）発明者　パトラ−、ブラ イアン・ケーアメリカ合衆国、カリフォルニア州 ９２００７、カーディフ　ナンバー３０４、キャロル・ビュー・ドライブ　２２ ７４

Claims (4)

【特許請求の範囲】
1. １．データが予め選択された期間のデータフレームで伝送される通信システムに おける各データフレーム中のデータをフォーマットする方法において、 複数の予め定められたビットカウントの１つに対応したビットカウントを有する 第１のデータタイプの１組のデータビットを受信し、 前記予め定められたビットカウントの最も高いおよび次に高いビットカウントの 一方を有する場合に前記第１のデータタイプの前記データビットの組に対する１ 組のパリティチェックビットを発生し、 前記第１のデータタイプの前記データビットの組に対する１組のテールビットを 発生し、 データフレームにおいて前記第１のデータタイプの前記データビットの組、発生 されている場合に前記パリティチェックビットおよび前記テールビットの順に供 給するステップを含んでいる方法。
2. ２．前記第１のデータタイプの前記データビットの組が前記最も高いビットカウ ントである場合、第１のビット値のモードビットを発生し、 前記第１のデータタイプの前記データビットの組に先行して前記データフレーム で前記モードビットを供給するステップを含んでいる請求項１記載の方法。
3. ３．前記第１のデータタイプの前記データビットの組が次に高いビットカウント である場合、第２のデータタイプの１組のデータビットを受信し、 前記第１のデータタイプの前記データビットの組および前記第２のデータタイプ の前記データビットの組に対する前記パリティチェックビットの組を発生し、前 記第１のデータタイプの前記データビットの組および前記第２のデータタイプの 前記データビットの組に対する前記テールビットの組を発生し、 前記データフレームにおいて前記第１のデータタイプの前記データビットの組、 前記第２のデータタイプの前記データビットの組、前記パリティチェックビット および前記テールビットの順に供給するステップを含んでいる請求項１記載の方 法。
4. ４．前記第１のデータタイプの前記データビットの組が次に高いビットカウント である場合、第２のデータタイプの１組のデータビットを受信し、 第２のビット値のモードビットを発生し、前記第１のデータタイプの前記データ ビットの組および前記第２のデータタイプの前記データビットの組に対する前記 パリティチェックビットの組を発生し、前記第１のデータタイプの前記データビ ットの組および前記第２のデータタイプの前記データビットの組に対する前記テ ールビットの組を発生し、 前記データフレームにおいてモードビット、前記第１のデータタイプの前記デー タビットの組、前記第２のデータタイプの前記データビットの組、前記パリティ チェックビットおよび前記テールビットの順に供給するステップを含んでいる請 求項２記載の方法。