JPH0813057B2 - Ｈｄｌｃ可変長パケットと非ｈｄｌｃ固定長パケットとの混在転送方法 - Google Patents
Ｈｄｌｃ可変長パケットと非ｈｄｌｃ固定長パケットとの混在転送方法Info
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- JPH0813057B2 JPH0813057B2 JP1024868A JP2486889A JPH0813057B2 JP H0813057 B2 JPH0813057 B2 JP H0813057B2 JP 1024868 A JP1024868 A JP 1024868A JP 2486889 A JP2486889 A JP 2486889A JP H0813057 B2 JPH0813057 B2 JP H0813057B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はHDLC可変長パケットと非HDLC固定長パケット
との混在転送方法に関し、特にHDLCフォーマットを有す
るX.25パケットデータと音声パケット・映像パケット等
の固定長パケットを同一データ線上に混在して転送する
HDLC可変長パケットと非HDLC固定長パケットとの混在転
送方法に関する。
との混在転送方法に関し、特にHDLCフォーマットを有す
るX.25パケットデータと音声パケット・映像パケット等
の固定長パケットを同一データ線上に混在して転送する
HDLC可変長パケットと非HDLC固定長パケットとの混在転
送方法に関する。
従来のHDLC可変長パケットと非HDLC固定長パケットと
の混在転送方法は、例えば、転送誤り時に再送を行うX.
25パケットと、転送誤り時に再送を行わない固定長パケ
ットとを同一回線上に混在させる場合、固定長パケット
もHDLCフォーマットにし、この固定長パケットのHDLCの
アドレスフィールドあるいは制御フィールドの値に、X.
25パケットとは異なる値を用いることにより識別し、デ
ータ回線上では、どちらもHDLCフォーマットで伝送する
方法としていた。
の混在転送方法は、例えば、転送誤り時に再送を行うX.
25パケットと、転送誤り時に再送を行わない固定長パケ
ットとを同一回線上に混在させる場合、固定長パケット
もHDLCフォーマットにし、この固定長パケットのHDLCの
アドレスフィールドあるいは制御フィールドの値に、X.
25パケットとは異なる値を用いることにより識別し、デ
ータ回線上では、どちらもHDLCフォーマットで伝送する
方法としていた。
上述した従来のHDLC可変長パケットと非HDLC固定長パ
ケットとの混在転送方法は、HDLCフォーマットを採用し
ているため、元のデータ内で「１」が５ビット連続して
いると、強制的に次のビットに「０」を挿入してデータ
回線上に送出し、受信側でこの「０」を取り去るとい
う、所謂「０挿入、０除去」の方式を用いている。この
方式を採用したことで、データの初めと終り（データパ
ケットの区切り目）を表示するために、「01111110」と
いうフラグパタンを用いることができるという利点が生
じ、可変長パケットを送受することが可能となる。とこ
ろが、データ伝送中に前述した強制的に挿入した「０」
が伝送エラーを起し、「１」に変化してしまうと、この
パケットはアボートされるか、短いパケットになるか、
あるいは先に送ったパケットと後続のパケットとが一緒
になってしまうので、いずれにせよHDLCのフレームチェ
ックシーケンスエラーとなってしまい、エラーを生じた
パケットは廃棄されることになる。廃棄されても、転送
誤り時に再送を行うX.25パケットであれば、再送により
誤りが回復されるが、再送が行われない固定長パケット
の場合は、失われたままとなるという問題点がある。こ
の問題点は、元のデータ内で「１」が５ビット連続して
いると、強制的に次のビットに「０」を挿入してデータ
回線上に送出したものが伝送エラーを起していることか
ら発生している。従って、固定長パケットに誤り訂正コ
ードを付加したとしても、そもそもパケットの切れ目を
保証することができないことから、問題点の解決策とは
成り得ないという問題点がある。
ケットとの混在転送方法は、HDLCフォーマットを採用し
ているため、元のデータ内で「１」が５ビット連続して
いると、強制的に次のビットに「０」を挿入してデータ
回線上に送出し、受信側でこの「０」を取り去るとい
う、所謂「０挿入、０除去」の方式を用いている。この
方式を採用したことで、データの初めと終り（データパ
ケットの区切り目）を表示するために、「01111110」と
いうフラグパタンを用いることができるという利点が生
じ、可変長パケットを送受することが可能となる。とこ
ろが、データ伝送中に前述した強制的に挿入した「０」
が伝送エラーを起し、「１」に変化してしまうと、この
パケットはアボートされるか、短いパケットになるか、
あるいは先に送ったパケットと後続のパケットとが一緒
になってしまうので、いずれにせよHDLCのフレームチェ
ックシーケンスエラーとなってしまい、エラーを生じた
パケットは廃棄されることになる。廃棄されても、転送
誤り時に再送を行うX.25パケットであれば、再送により
誤りが回復されるが、再送が行われない固定長パケット
の場合は、失われたままとなるという問題点がある。こ
の問題点は、元のデータ内で「１」が５ビット連続して
いると、強制的に次のビットに「０」を挿入してデータ
回線上に送出したものが伝送エラーを起していることか
ら発生している。従って、固定長パケットに誤り訂正コ
ードを付加したとしても、そもそもパケットの切れ目を
保証することができないことから、問題点の解決策とは
成り得ないという問題点がある。
本発明の目的は、前述の問題点を克服し、転送誤り時
に再送を行わない固定長パケットと転送誤り時に再送を
行うHDLCフォーマットの可変長パケットとを同一データ
回線上に混在させ、かつ転送誤り時に再送を行わない固
定長パケットの廃棄率をHDLCフォーマットを用いた従来
の方法と比較し極めて低くすることが可能なHDLC可変長
パケットと非HDLC固定長パケットとの混在転送方法を提
供することにある。
に再送を行わない固定長パケットと転送誤り時に再送を
行うHDLCフォーマットの可変長パケットとを同一データ
回線上に混在させ、かつ転送誤り時に再送を行わない固
定長パケットの廃棄率をHDLCフォーマットを用いた従来
の方法と比較し極めて低くすることが可能なHDLC可変長
パケットと非HDLC固定長パケットとの混在転送方法を提
供することにある。
本発明のHDLC可変長パケットと非HDLC固定長パケット
との混在転送方法は、固定データ長に区切られたパケッ
トセルを送信する送信装置と前記パケットセルを受信す
る受信装置とデータ伝送路とを含んで構成されるパケッ
トセルデータ伝送システムのHDLC可変長パケットと非HD
LC固定長パケットとの混在転送方法において、前記パケ
ットセルにセルヘッダとして誤り訂正コードとパケット
種別情報とを含むセル識別子を付加し、前記送信装置は
送信すべきHDLC可変長パケットの初めと終りに論理値が
「01111110」のタイムフィルフラグを少くとも１個付加
して予め定めたセル長のセルデータに分割し複数の前記
パケットセルにのせて送信し、前記受信装置は前記HDLC
可変長パケットの前記セル識別子の値が前記HDLC可変長
パケットを示しているパケットセルとを受信すると複数
の前記パケットセルの中から前記セル識別子の値が前記
HDLC可変長パケットを示しているパケットセルのみを集
めて一連のデータストリームに再構成し、このデータス
トリームをHDLC受信装置に送り、このHDLC受信装置が前
記論理値が「01111110」のタイムフィルフラグを検出し
て前記HDLC可変長パケットを再構成するようにしてい
る。
との混在転送方法は、固定データ長に区切られたパケッ
トセルを送信する送信装置と前記パケットセルを受信す
る受信装置とデータ伝送路とを含んで構成されるパケッ
トセルデータ伝送システムのHDLC可変長パケットと非HD
LC固定長パケットとの混在転送方法において、前記パケ
ットセルにセルヘッダとして誤り訂正コードとパケット
種別情報とを含むセル識別子を付加し、前記送信装置は
送信すべきHDLC可変長パケットの初めと終りに論理値が
「01111110」のタイムフィルフラグを少くとも１個付加
して予め定めたセル長のセルデータに分割し複数の前記
パケットセルにのせて送信し、前記受信装置は前記HDLC
可変長パケットの前記セル識別子の値が前記HDLC可変長
パケットを示しているパケットセルとを受信すると複数
の前記パケットセルの中から前記セル識別子の値が前記
HDLC可変長パケットを示しているパケットセルのみを集
めて一連のデータストリームに再構成し、このデータス
トリームをHDLC受信装置に送り、このHDLC受信装置が前
記論理値が「01111110」のタイムフィルフラグを検出し
て前記HDLC可変長パケットを再構成するようにしてい
る。
次に、本発明について図面を参照して説明する。
第１図はデータ伝送路上を流れるフレームの構成図で
ある。
ある。
フレームの構成要素は、同期ビットＳ（８ビット）と
セル識別ビットCID（８ビット）およびセルデータCDATA
（360ビット）である。同期ビットＳは、セルの区切れ
目を送受信装置と受信装置との間で取るための同期ビッ
トであり、この実施例では４セルに１回同期ビットが現
れる。以下の説明はセル同期が送信装置と受信装置との
間で確立したものとして行う。
セル識別ビットCID（８ビット）およびセルデータCDATA
（360ビット）である。同期ビットＳは、セルの区切れ
目を送受信装置と受信装置との間で取るための同期ビッ
トであり、この実施例では４セルに１回同期ビットが現
れる。以下の説明はセル同期が送信装置と受信装置との
間で確立したものとして行う。
第２図は可変長パケットとセルとの対応関係の一例を
示すフレーム構成図である。
示すフレーム構成図である。
第２図（ａ）はデータ伝送路上を流れるデータのフレ
ーム構成を示し、第２図（ｂ）は可変長パケットのフレ
ーム構成を示す。第２図（ｂ）に示すようなHDLCデータ
フレームをセルにのせて送信する時には、フラグパタン
を含むHDLCデータフレームを、「０挿入」された「０」
も含め360ビットごとに任意のビット位置から区切り、
この360ビットをCDATA部にのせ、直前のCIDの値を
「０」にすることによりこのCDATA部にHDLCフレームが
のっていることを表示する。受信側ではセルを受信する
とまずCIDを判定する。CID＝０であるCDATA部のみを複
数個集め、これを一連のビットストリームと認識する。
第２図（ａ）の一連のセルを受信し、CID＝０のCDATA部
分のみを集めたビットストリームが第２図（ｂ）であ
る。第２図（ｂ）のビットストリームはもはや「セル」
という概念を離れ単一のビットストリームと認識され
る。このビットストリームを用いて任意長のHDLCデータ
フレームを受信する。すなわち、第２図（ｂ）で示され
るこのビットストリームは、１個以上の「01111110」と
いうフラグパタンでこのデータフレームと他のデータフ
レームとの区切れ目を表示し、一方データフレームの中
は連続した５つ以上の「１」の次には必ず「０」が挿入
されており、受信側でこの０を削除するという所謂「０
挿入、０削除」の方法を用いている。
ーム構成を示し、第２図（ｂ）は可変長パケットのフレ
ーム構成を示す。第２図（ｂ）に示すようなHDLCデータ
フレームをセルにのせて送信する時には、フラグパタン
を含むHDLCデータフレームを、「０挿入」された「０」
も含め360ビットごとに任意のビット位置から区切り、
この360ビットをCDATA部にのせ、直前のCIDの値を
「０」にすることによりこのCDATA部にHDLCフレームが
のっていることを表示する。受信側ではセルを受信する
とまずCIDを判定する。CID＝０であるCDATA部のみを複
数個集め、これを一連のビットストリームと認識する。
第２図（ａ）の一連のセルを受信し、CID＝０のCDATA部
分のみを集めたビットストリームが第２図（ｂ）であ
る。第２図（ｂ）のビットストリームはもはや「セル」
という概念を離れ単一のビットストリームと認識され
る。このビットストリームを用いて任意長のHDLCデータ
フレームを受信する。すなわち、第２図（ｂ）で示され
るこのビットストリームは、１個以上の「01111110」と
いうフラグパタンでこのデータフレームと他のデータフ
レームとの区切れ目を表示し、一方データフレームの中
は連続した５つ以上の「１」の次には必ず「０」が挿入
されており、受信側でこの０を削除するという所謂「０
挿入、０削除」の方法を用いている。
第３図は固定長パケットとセルとの対応関係を説明す
るためのフレーム構成図である。
るためのフレーム構成図である。
第３図（ａ）はデータ伝送路上を流れるデータのフレ
ーム構成を示す、第３図（ｂ）は固定長（1080ビット）
パケットのフレーム構成を示す。
ーム構成を示す、第３図（ｂ）は固定長（1080ビット）
パケットのフレーム構成を示す。
送信側では1080ビットの固定長パケットを送りたいと
きには、CID＝２のセル二つとCID＝３のセル一つとを用
いて1080ビットの固定長パケットを送るものと約束す
る。ここで注意すべきは、送るべき固定長パケットが存
在するときのみCID＝２のセル二つとCID＝３のセル一つ
を形成して送出する事である。もし何も送るべきデータ
がないときにはCID＝０としCDATAは複数個のフラグパタ
ンとしてデータを送り続ける。なお図には記載されてい
ないがCID＝１のときはCDATA長（360ビット）と同一長
の固定長パケットの送受が行われるものと約束しておく
ことにする。
きには、CID＝２のセル二つとCID＝３のセル一つとを用
いて1080ビットの固定長パケットを送るものと約束す
る。ここで注意すべきは、送るべき固定長パケットが存
在するときのみCID＝２のセル二つとCID＝３のセル一つ
を形成して送出する事である。もし何も送るべきデータ
がないときにはCID＝０としCDATAは複数個のフラグパタ
ンとしてデータを送り続ける。なお図には記載されてい
ないがCID＝１のときはCDATA長（360ビット）と同一長
の固定長パケットの送受が行われるものと約束しておく
ことにする。
受信側ではセルを受信するとまずCIDを判定する。本
実施例ではCID＝２であるセルがあったならば、そのセ
ルを含んで引続き到達する３セルが一つの固定長パケッ
トを形成しているものと判断する。すなわち第３図の場
合は、CID＝２のセル二つのCID＝３のセル一つで、1080
ビットの固定長パケットを形成しているものを認識す
る。
実施例ではCID＝２であるセルがあったならば、そのセ
ルを含んで引続き到達する３セルが一つの固定長パケッ
トを形成しているものと判断する。すなわち第３図の場
合は、CID＝２のセル二つのCID＝３のセル一つで、1080
ビットの固定長パケットを形成しているものを認識す
る。
第４図は本発明の送信装置と受信装置の一実施例のブ
ロック図である。
ロック図である。
受信データ線２は、シフトレジスタ３に接続してい
る。シフトレジスタ３は、CID値判定回路５と、HDLC受
信回路８と、固定長（360ビット）セル受信回路９と、
固定長（1080ビット）セル受信回路10とに接続してい
る。受信クロックセレクタ６は、受信クロック１とCID
値判定回路５とから入力され、HDLC受信回路８と固定長
セル受信回路9,10に出力する。HDLC受信回路８と固定長
セル受信回路9,10の出力はプロセッサ300を介してHDLC
送信回路18と固定長（360ビット）パケット送信回路19
と固定長（1080ビット）パケット送信回路20とに入力さ
れる。HDLC送信回路18と固定長パケット送信回路19,20
はそれぞれ送信制御回路15と送信クロックセレクタ16と
マルチプレクサ17とに接続している。送信制御回路15
は、シフトレジスタ13と送信クロックセレクタ16とマル
チプレクサ17と接続している。シフトレジスタ13は送信
データ線12に接続している。
る。シフトレジスタ３は、CID値判定回路５と、HDLC受
信回路８と、固定長（360ビット）セル受信回路９と、
固定長（1080ビット）セル受信回路10とに接続してい
る。受信クロックセレクタ６は、受信クロック１とCID
値判定回路５とから入力され、HDLC受信回路８と固定長
セル受信回路9,10に出力する。HDLC受信回路８と固定長
セル受信回路9,10の出力はプロセッサ300を介してHDLC
送信回路18と固定長（360ビット）パケット送信回路19
と固定長（1080ビット）パケット送信回路20とに入力さ
れる。HDLC送信回路18と固定長パケット送信回路19,20
はそれぞれ送信制御回路15と送信クロックセレクタ16と
マルチプレクサ17とに接続している。送信制御回路15
は、シフトレジスタ13と送信クロックセレクタ16とマル
チプレクサ17と接続している。シフトレジスタ13は送信
データ線12に接続している。
次に受信動作について説明する。
受信データは受信データ線２から受信クロック１を伴
ってシフトレジスタ３に入力される。シフトレジスタ３
は、CID値を格納するとこの値をCID受信データ線４を通
じてCID値判定回路５に入力する。CID値判定回路５は、
CID値を受信するとこのCID値には誤り訂正ビットが含ま
れているので、もし誤りがあればここで誤りを訂正し、
正しいCID値を信号線51に出力する。この場合、信号線5
1の出力値は「０」「１」「２」「３」のいずれかであ
る。信号線51は、受信クロックセレクタ６の制御端子に
入力されており、例えば信号線51の出力値が「０」であ
るならば信号線61に「１」のクロックがCDATAに相当す
る時間だけ出力される。
ってシフトレジスタ３に入力される。シフトレジスタ３
は、CID値を格納するとこの値をCID受信データ線４を通
じてCID値判定回路５に入力する。CID値判定回路５は、
CID値を受信するとこのCID値には誤り訂正ビットが含ま
れているので、もし誤りがあればここで誤りを訂正し、
正しいCID値を信号線51に出力する。この場合、信号線5
1の出力値は「０」「１」「２」「３」のいずれかであ
る。信号線51は、受信クロックセレクタ６の制御端子に
入力されており、例えば信号線51の出力値が「０」であ
るならば信号線61に「１」のクロックがCDATAに相当す
る時間だけ出力される。
第５図はこのことをより詳しく説明するための動作図
である。
である。
CID＝０のセルの受信があったとき、信号線61には、C
ID＝０に引き続くCDATAの時間のみ受信クロック１のク
ロックが出力され、CID＝０のセルの受信があったと
き、信号線62には、CID＝１に引き続くCDATAの時間のみ
受信クロック１のクロックが出力される。このことはCI
D＝２又はCID＝３を受信した場合も同様であって、CID
＝２又はCID＝３のセルに引き続くCDATAの時間のみ信号
線73に受信クロック１のクロックが出力される。
ID＝０に引き続くCDATAの時間のみ受信クロック１のク
ロックが出力され、CID＝０のセルの受信があったと
き、信号線62には、CID＝１に引き続くCDATAの時間のみ
受信クロック１のクロックが出力される。このことはCI
D＝２又はCID＝３を受信した場合も同様であって、CID
＝２又はCID＝３のセルに引き続くCDATAの時間のみ信号
線73に受信クロック１のクロックが出力される。
次に受信したCIDの値に従ってクロックをこのように
分離すると、HDLCデータ受信回路８とCID＝１に対応す
る固定長（360ビット）パケット受信回路９と、CID＝２
及び３に対する固定長（1080ビット）パケット受信回路
10とは、受信クロックを各々がデータを受信すべきとき
だけ受信するので、各々受信クロックに同期して信号線
31上のデータを取込めばCIDの値に対応したデータを受
信することができる。
分離すると、HDLCデータ受信回路８とCID＝１に対応す
る固定長（360ビット）パケット受信回路９と、CID＝２
及び３に対する固定長（1080ビット）パケット受信回路
10とは、受信クロックを各々がデータを受信すべきとき
だけ受信するので、各々受信クロックに同期して信号線
31上のデータを取込めばCIDの値に対応したデータを受
信することができる。
例えばHLDCデータ受信回路８はHDLCフォーマットの任
意長データを受信するので、フラグパタンの検出，
「０」削除、CRCチェック等の受信動作を行い、受信デ
ータをプロセッサ300に受信データバス81を介して報告
する。同様に360ビットの固定長パケットは、固定長パ
ケット受信回路９で最初の入力クロックが入力されたと
きから数えて360個のビットを固定長パケットと認識
し、受信データバス91を介してプロセッサ300に報告す
る。同様に1080ビットの固定長パケットは固定長パケッ
ト受信回路10で最初の入力クロックが入力されたときか
ら数えて1080個のビットを固定長パケットと認識し、受
信データバス101を介してプロセッサ300に報告する。
意長データを受信するので、フラグパタンの検出，
「０」削除、CRCチェック等の受信動作を行い、受信デ
ータをプロセッサ300に受信データバス81を介して報告
する。同様に360ビットの固定長パケットは、固定長パ
ケット受信回路９で最初の入力クロックが入力されたと
きから数えて360個のビットを固定長パケットと認識
し、受信データバス91を介してプロセッサ300に報告す
る。同様に1080ビットの固定長パケットは固定長パケッ
ト受信回路10で最初の入力クロックが入力されたときか
ら数えて1080個のビットを固定長パケットと認識し、受
信データバス101を介してプロセッサ300に報告する。
次に送信動作について説明する。
プロセッサ300はHDLCフォーマットで送信すべき任意
長のデータがあるときは、データバス181を介してHDLC
送信制御回路18に送信すべきデータを送る。同様に360
ビットの固定長データを送るときは、プロセッサ300は
データバス191を介して固定長パケット送信回路19に送
信すべきデータを送る。1080ビット固定長データのとき
はデータバス201を介して固定長パケット送信回路20に
送信すべきデータを送る。各送信回路18,19,20は、プロ
セッサ300から送信すべきデータを受けとると各々の送
信要求のための信号線182,192,202を活性化し、送信制
御回路15に送信すべき情報がある旨を伝達する。
長のデータがあるときは、データバス181を介してHDLC
送信制御回路18に送信すべきデータを送る。同様に360
ビットの固定長データを送るときは、プロセッサ300は
データバス191を介して固定長パケット送信回路19に送
信すべきデータを送る。1080ビット固定長データのとき
はデータバス201を介して固定長パケット送信回路20に
送信すべきデータを送る。各送信回路18,19,20は、プロ
セッサ300から送信すべきデータを受けとると各々の送
信要求のための信号線182,192,202を活性化し、送信制
御回路15に送信すべき情報がある旨を伝達する。
第６図は送信制御回路15の動作を示す流れ図である。
信号線182,192,202のいずれかに送信要求があると、
送信制御回路15は、この内の一つの要求に対してこれに
対応するCID値をシフトレジスタ13に書込む。同時に送
信クロックセレクタ16とマルチプレクサ17とに対し制御
信号を信号線151を介して出力する。例えば信号線182が
活性化されているときには、信号線151は「０」となりH
LDC送信制御回路18に信号線161を介して送信クロック11
が入力されるので、CID＝０用の送信データ線171にHDLC
フォーマットの出力データが出力され、このときマルチ
プレクサ17の制御はCID＝０用の送信データ線171の出力
がシフトレジスタ入力信号線131に出力されるようにな
っているので、HDLC送信制御回路18の出力データがシフ
トレジスタ13に入力され、CID＝２に引続きHDLCが360ビ
ット分送信データ線12に出力される。以下192,202が活
性化されている場合も同様である。
送信制御回路15は、この内の一つの要求に対してこれに
対応するCID値をシフトレジスタ13に書込む。同時に送
信クロックセレクタ16とマルチプレクサ17とに対し制御
信号を信号線151を介して出力する。例えば信号線182が
活性化されているときには、信号線151は「０」となりH
LDC送信制御回路18に信号線161を介して送信クロック11
が入力されるので、CID＝０用の送信データ線171にHDLC
フォーマットの出力データが出力され、このときマルチ
プレクサ17の制御はCID＝０用の送信データ線171の出力
がシフトレジスタ入力信号線131に出力されるようにな
っているので、HDLC送信制御回路18の出力データがシフ
トレジスタ13に入力され、CID＝２に引続きHDLCが360ビ
ット分送信データ線12に出力される。以下192,202が活
性化されている場合も同様である。
以上説明したように本発明はCIDを伴ったパケットセ
ル形式を用いる事によりHDLCデータと固定長パケットを
同一回線上に混在させることができ、かつ固定長パケッ
トはHDLCフォーマットに従う必要がないので、HDLCフォ
ーマットの「０」挿入部にエラーが生じパケットがアボ
ートされるということは、CID＝０の場合にのみ生じ、C
ID≠０の場合には生じ得ない。従ってCID≠０の固定長
パケットは、HDLCフォーマットの持つ特性とは全く無関
係にでき、エラーが混入されても必ずしも廃棄されない
という効果があり、結果として固定長パケットの廃棄率
をHDLCフォーマットを用いた従来の方法と比較し極めて
低くすることが可能となるという効果がある。
ル形式を用いる事によりHDLCデータと固定長パケットを
同一回線上に混在させることができ、かつ固定長パケッ
トはHDLCフォーマットに従う必要がないので、HDLCフォ
ーマットの「０」挿入部にエラーが生じパケットがアボ
ートされるということは、CID＝０の場合にのみ生じ、C
ID≠０の場合には生じ得ない。従ってCID≠０の固定長
パケットは、HDLCフォーマットの持つ特性とは全く無関
係にでき、エラーが混入されても必ずしも廃棄されない
という効果があり、結果として固定長パケットの廃棄率
をHDLCフォーマットを用いた従来の方法と比較し極めて
低くすることが可能となるという効果がある。
第１図は本発明の一実施例のデータ伝送路上を流れるフ
レームの構成図、第２図は可変長パケットとセルとの対
応関係を示すフレーム構成図、第３図は固定長パケット
とセルとの対応関係を示すフレーム構成図、第４図は本
発明の送信装置と受信装置の一実施例のブロック図、第
５図は受信時の動作図、第６図は送信制御回路の動作を
示す流れ図である。 １……受信クロック線、２……受信データ線、３……受
信CID格納用シフトレジスタ、４……シフトレジスタパ
ラレル読み出し線、５……CID値判定回路、６……クロ
ックセレクタ、８……HDLCデータ受信回路、９……固定
長（360ビット）パケット受信回路、10……固定長（108
0ビット）パケット受信回路、11……送信クロック、12
……送信データ線、13……シフトレジスタ、15……送信
制御回路、16……送信クロックセレクタ、17……マルチ
プレクサ、18……HDLC送信制御回路、19……固定長パケ
ット送信制御回路、20……固定長パケット送信制御回
路、CDATA……セルデータ、CID……セル識別ビット、Ｓ
……同期ビット。
レームの構成図、第２図は可変長パケットとセルとの対
応関係を示すフレーム構成図、第３図は固定長パケット
とセルとの対応関係を示すフレーム構成図、第４図は本
発明の送信装置と受信装置の一実施例のブロック図、第
５図は受信時の動作図、第６図は送信制御回路の動作を
示す流れ図である。 １……受信クロック線、２……受信データ線、３……受
信CID格納用シフトレジスタ、４……シフトレジスタパ
ラレル読み出し線、５……CID値判定回路、６……クロ
ックセレクタ、８……HDLCデータ受信回路、９……固定
長（360ビット）パケット受信回路、10……固定長（108
0ビット）パケット受信回路、11……送信クロック、12
……送信データ線、13……シフトレジスタ、15……送信
制御回路、16……送信クロックセレクタ、17……マルチ
プレクサ、18……HDLC送信制御回路、19……固定長パケ
ット送信制御回路、20……固定長パケット送信制御回
路、CDATA……セルデータ、CID……セル識別ビット、Ｓ
……同期ビット。
Claims (1)
- 【請求項１】固定データ長に区切られたパケットセルを
送信する送信装置と前記パケットセルを受信する受信装
置とデータ伝送路とを含んで構成されるパケットセルデ
ータ伝送システムのHDLC可変長パケットと非HDLC固定長
パケットとの混在転送方法において、前記パケットセル
にセルヘッダとして誤り訂正コードとパケット種別情報
とを含むセル識別子を付加し、前記送信装置は送信すべ
きHDLC可変長パケットの初めと終りの論理値が「011111
10」のタイムフィルフラグを少くとも１個付加して予め
定めたセル長のセルデータに分割し複数の前記パケット
セルにのせて送信し、前記受信装置は前記HDLC可変長パ
ケットの前記セル識別子の値が前記HDLC可変長パケット
を示しているパケットセルとを受信すると複数の前記パ
ケットセルの中から前記セル識別子の値が前記HDLC可変
長パケットを示しているパケットセルのみを集めて一連
のデータストリームに再構成し、このデータストリーム
をHDLC受信装置に送り、このHDLC受信装置が前記論理値
が「01111110」のタイムフィルフラグを検出して前記HD
LC可変長パケットを再構成することを特徴とするHDLC可
変長パケットと非HDLC固定長パケットとの混在転送方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024868A JPH0813057B2 (ja) | 1989-02-03 | 1989-02-03 | Ｈｄｌｃ可変長パケットと非ｈｄｌｃ固定長パケットとの混在転送方法 |
| CA002009237A CA2009237C (en) | 1989-02-03 | 1990-02-02 | Integrated communications system for hdlc variable-length data packets and fixed-length voice/video packets |
| DE69014660T DE69014660T2 (de) | 1989-02-03 | 1990-02-02 | Integriertes Nachrichtensystem für HDLC-Datenpakete mit variabler Länge und Sprach-/Videopakete mit fester Länge. |
| EP90301108A EP0381515B1 (en) | 1989-02-03 | 1990-02-02 | Integrated communications system for HDLC variable-length data packets and fixed-length voice/video packets |
| US07/475,484 US5007045A (en) | 1989-02-03 | 1990-02-05 | Integrated communications system for HDLC variable-length data packets and fixed-length voice/video packets |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024868A JPH0813057B2 (ja) | 1989-02-03 | 1989-02-03 | Ｈｄｌｃ可変長パケットと非ｈｄｌｃ固定長パケットとの混在転送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205149A JPH02205149A (ja) | 1990-08-15 |
| JPH0813057B2 true JPH0813057B2 (ja) | 1996-02-07 |
Family
ID=12150188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024868A Expired - Lifetime JPH0813057B2 (ja) | 1989-02-03 | 1989-02-03 | Ｈｄｌｃ可変長パケットと非ｈｄｌｃ固定長パケットとの混在転送方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5007045A (ja) |
| EP (1) | EP0381515B1 (ja) |
| JP (1) | JPH0813057B2 (ja) |
| CA (1) | CA2009237C (ja) |
| DE (1) | DE69014660T2 (ja) |
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| US5214642A (en) * | 1989-02-21 | 1993-05-25 | Hitachi, Ltd. | ATM switching system and adaptation processing apparatus |
| JPH0824315B2 (ja) * | 1990-02-15 | 1996-03-06 | 富士通株式会社 | データ転送方式 |
| JP2828324B2 (ja) * | 1990-06-21 | 1998-11-25 | 富士通株式会社 | 遠隔監視システム |
| US6693951B1 (en) | 1990-06-25 | 2004-02-17 | Qualcomm Incorporated | System and method for generating signal waveforms in a CDMA cellular telephone system |
| JPH0498943A (ja) * | 1990-08-17 | 1992-03-31 | Hitachi Ltd | 非同期転送モードを用いたバーチャルコンテナの伝送方法及び回路 |
| JP2825961B2 (ja) * | 1990-10-18 | 1998-11-18 | 富士通株式会社 | Ｈｄｌｃ系データのａｔｍセル処理装置 |
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| IL104412A (en) * | 1992-01-16 | 1996-11-14 | Qualcomm Inc | Method and apparatus for the formatting of data for transmission |
| JP3262142B2 (ja) | 1992-01-16 | 2002-03-04 | 富士通株式会社 | Ａｔｍセル化装置、ａｔｍセル化方法、ノード、及びノードにおける多重化方法 |
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| USRE39116E1 (en) | 1992-11-02 | 2006-06-06 | Negotiated Data Solutions Llc | Network link detection and generation |
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| CN100592733C (zh) | 2002-12-04 | 2010-02-24 | 皇家飞利浦电子股份有限公司 | 分层媒体比特流的打包 |
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| US4700341A (en) * | 1985-10-30 | 1987-10-13 | Racal Data Communications Inc. | Stochastic time division multiplexing |
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| US4745599A (en) * | 1987-01-05 | 1988-05-17 | General Electric Company | Random access communication system with contention scheduling of subpacketized data transmissions and scheduled retransmission of unsuccessful subpackets |
| JP2550069B2 (ja) * | 1987-05-22 | 1996-10-30 | 株式会社日立製作所 | デ−タ伝送システム |
| FR2616604B1 (fr) * | 1987-06-15 | 1989-09-22 | Lespagnol Albert | Equipement de reconstitution et multiplexage de trames d'origines diverses constituees de paquets de longueur fixe en nombre variable |
| JP2550642B2 (ja) * | 1988-03-04 | 1996-11-06 | 日本電気株式会社 | パケットフレーム伝送方式 |
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1989
- 1989-02-03 JP JP1024868A patent/JPH0813057B2/ja not_active Expired - Lifetime
-
1990
- 1990-02-02 DE DE69014660T patent/DE69014660T2/de not_active Expired - Fee Related
- 1990-02-02 CA CA002009237A patent/CA2009237C/en not_active Expired - Fee Related
- 1990-02-02 EP EP90301108A patent/EP0381515B1/en not_active Expired - Lifetime
- 1990-02-05 US US07/475,484 patent/US5007045A/en not_active Expired - Fee Related
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