JPH0750660A

JPH0750660A - 非同期的データ送受信システム

Info

Publication number: JPH0750660A
Application number: JP6294594A
Authority: JP
Inventors: Shiyaoyan Rii; シヤオヤンリー
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-03-31
Filing date: 1994-03-31
Publication date: 1995-02-21
Also published as: US5450450A; US5600682A

Abstract

(57)【要約】【目的】到来データパケットの最初のビットを検知す
るやいなや、受信機を瞬間的に同期させ得るデータ送信
及び回復システムを提供する。【構成】瞬間的な同期のため、受信機はデータ生成又
は送信レートよりもはるかに高い周波数を有する高周波
数タイミングベースを装備している。この受信機クロッ
クは、到来データパケットの最初の変化を探知すれば、
瞬間的に同期する。【効果】受信機での殆ど瞬間的に近い同期とデータ回
復が可能になる。データパケット確認を実施でき、デー
タは最小のデータ損失で処理される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に非同期直接ベー
スバンド伝送回路の送受信に関するものである。特に、
本発明は、データ生成周波数よりも低い周波数であって
受信端でのタイミングベースのレートよりも周波数が十
分に低い周波数のレートで送信されるパケット中の非同
期データを提供するシステムに関する。

【０００２】

【従来の技術】有線又は無線伝送メディアを介して、第
１の送信周波数を有する送信側から受信側に非同期デー
タを送るためには、情報を受信し、処理する適切なレー
トを受信側に与えるために、同期情報(Synchronizing
information)を送信しなければならない。

【０００３】

【発明が解決しようとする課題】しかし、連続したデー
タ流の場合、クリスタル／クリスタルオシレーターのよ
うな標準クロッキングソースでは時間に対する固有の不
安定性のために、受信機で再生されたクロック信号の同
期を維持するのが極端に難しい。その結果、送信された
大部分の情報は、情報ビットだけでなく、情報ビットの
処理のため受信機を同期させるための同期ビットをもつ
ヘッドコードをも含む、非連続データパケットで提供さ
れる。受信機は、一般に、同期コードを受信し、同期周
波数に受信機のクロッキングソースをセットするため、
一般に中央処理ユニット、ＣＰＵ又はマイクロプロセッ
サーを必要とする。データの消失を防止するべく、送信
レートに対する情報の受信の同期を維持するため、高安
定クロックソースが必要である。さらに、同期はハード
ウェアの時間の遅れと伝送メディアにより発生するノイ
ズにより悪影響を受け得る。これらのどれも濾過して除
くことができないし、ＣＰＵによる他の方法も考慮でき
ない。ノイズスパイクは、早すぎる段階に又は伝送中に
受信機クロックに偽のトリガーを生じ、情報データのど
れか又は全てであるか又はそうでないかもしれないとこ
ろの受信データの処理を開始するように関連処理回路を
動作させる。処理が最初の情報ビットで正しく始まらな
ければ、偽のトリガーにより発生した同期エラーは、デ
ータパケット全体の消失を発生する。ハードウェアの遅
れとタイミングソースの不安定性によるエラーは、単一
より多いデータパケットの処理に影響し得る累積エラー
の原因となる。したがって、必要なのは、各々の伝送デ
ータパケットに対して受信機を瞬間的に同期させ、累積
エラーの影響を回避するシステムである。さらに、正確
な同期を瞬間的に確認できる手段があれば、消失をシン
グルデータパケットの消失に限定できる。

【０００４】この発明は、このような問題点を解決する
ためになされたものである。すなわち、本発明の目的
は、到来データパケットの最初のビットを検知するやい
なや、受信機を瞬間的に同期させ得るデータ送信及び回
復システムを提供することである。本発明の他の、特定
の目的は、実質的に瞬間的な同期を可能にする受信機で
高周波タイミングベースを提供することである。また本
発明の他の目的は、高安定タイミングソースを必要とし
ないデータ送信及び回復システムを開示することであ
る。さらに本発明の他の目的は、マイクロプロセッサー
の使用を必要としない非同期データの受信と回復用の受
信機を開示することである。さらに本発明の他の目的
は、送信端から受信端へデジタルデータを提供する時、
データの潜在的な消失を一つだけのデータパケットに制
限することである。

【０００５】

【課題を解決するための手段】上記の課題又その他の課
題は、極端に高いレートでデータをサンプリングする受
信機への非同期デジタルデータの伝送についての本発明
により実現される。到来パケットのエッジ又は最初のビ
ットを表す変化は実質上瞬間的に検知され、関連処理回
路を動作させる。最適な効率のため、さらにこのシステ
ムは、データ変換回路を動作させる前に、検知される変
化が確かにデータパケットの最初のビットであったこと
を確認する手段を含む。

【０００６】個別的には、この発明の装置は、第１のデ
ータ周波数で生成され、第１の送信周波数で送信される
データパケットを受信する受信機であって、前記受信機
で少なくとも１つのクロッキング周波数を与えるクロッ
キング手段と、伝送データ受信用手段と、受信された伝
送データがデータパケットであることを確認する手段
と、前記の少なくとも１つのクロッキング周波数で前記
の確認されたデータパケットを処理する手段とを備え
る。

【０００７】また、前記のクロッキング手段が、前記の
送信周波数より大きいタイミング周波数を与えるタイミ
ング手段と、前記のタイミング周波数を前記の送信周波
数に近似するように修正するクロック発生器とを含む。

【０００８】また、前記の伝送を受信する手段は、少な
くとも１つのデータラインと、前記のラインでの送信を
検知する、前記の少なくとも１つのデータラインに接続
された検出器とを含む。

【０００９】また、前記のクロッキング手段は、さら
に、前記のタイミング周波数を前記のデータ生成周波数
に近似するように修正する第２のクロック発生器を含
む。

【００１０】また、この発明の方法は、第１のデータレ
ートで生成され、第１の送信レートで送信された非同期
データを受信機により受信する方法であって、前記の受
信機でデータを検知するステップと、検知されたデータ
を送信された非同期データとして確認するステップと、
前記の確認されたデータを処理するステップとを有する
ものである。

【００１１】また、前記の第１の送信レートに前記の受
信機を自動的に同期させる方法である。

【００１２】また、前記の受信機を自動的に同期させる
方法は、連続した高周波数タイミングベースを与え、前
記の高周波数タイミングベースを前記の第１の送信レー
トに近似するように修正することにより第２の送信レー
トを生成する方法である。

【００１３】また、前記の高周波数タイミングベースを
前記の第１の送信レートに近似するように修正すること
により第２のデータレートを生成するステップを含む方
法である。

【００１４】また、前記の自動同期が、前記データの前
記の検知に応答して実行されるところの方法である。

【００１５】

【作用】クロッキング手段は、少なくとも１つのクロッ
キング周波数を与える。確認する手段は、受信された伝
送データがデータパケットであることを確認。処理する
手段は、少なくとも１つのクロッキング周波数で、確認
されたデータパケットを処理する。

【００１６】また、タイミング手段は、送信周波数より
大きいタイミング周波数を与える。クロック発生器は、
タイミング周波数を前記の送信周波数に近似するように
修正する。

【００１７】また、データラインに接続された検出器は
ラインでの送信を検知する。

【００１８】また、第２のクロック発生器はタイミング
周波数を、データ生成周波数に近似するように修正す
る。

【００１９】また、本発明の方法においては、受信機で
データを検知し、検知されたデータを送信された非同期
データとして確認し、確認されたデータを処理する。

【００２０】また、第１の送信レートに受信機を自動的
に同期させる。

【００２１】また、本発明の、受信機を自動的に同期さ
せる方法は、連続した高周波数タイミングベースを与
え、高周波数タイミングベースを第１の送信レートに近
似するように修正することにより第２の送信レートを生
成する。

【００２２】また、高周波数タイミングベースを第１の
送信レートに近似するように修正することにより第２の
データレートを生成する。

【００２３】また、自動同期は、データの検知に応答し
て実行される。

【００２４】

【実施例】本発明に従えば、送信機は、Ｆｄのデータレ
ートを有する連続したベースバンドデータ流を、データ
パケット列に含まれるべき情報ビットの連続したパケッ
トに分割する。データパケット１０は、図１に示されて
いる＜ヘッドコード１２＞＋＜情報ビット１４＞＋＜エ
ンドコード１６＞の標準化されたフォーマットに従って
構成される。ヘッドコード１２の初めのビットは、デー
タパケット１０の開始の検知を容易にするため、データ
ライン用の待機レベルと反対に設定される。したがっ
て、ヘッドコードビットのバランス (balance) は、同
期情報に必要でない。その結果、残りのヘッドコードビ
ットは、後に詳細に検討するように、パケット認識のた
めに設定できる。ヘッドコード１２の後に送られる情報
ビット１４、すなわち「Ａ」ビットは、受信機への伝送
のため送信機での連続した非同期デジタルデータから連
続して取られた情報データを含む。このようなデジタル
情報は、オーディオ情報、オーディオ・ビデオ情報、グ
ラフィックディスプレイデータ等を含む。最後に、エン
ドコード１６が情報ビット１４の後に提供される。この
エンドコード１６は、一般には、過去にエラー訂正に使
用されてきた数ビットである。本システムでは、全ての
エンドコードビットを理想的な状態でデータラインの待
機レベルに設定しておいて、システムをリセットするた
め、このエンドコードビットを使用できる。少なくと
も、エンドコード１６の最終ビット、したがってデータ
パケット１０の最終ビットは、次の到来パケットの初期
ヘッドコード１２における変化の検知を容易にするた
め、待機レベルにセットされる。

【００２５】ヘッドコード、情報及びエンドコードビッ
トを含む合計「Ｂ」総ビットから成る完全なパケット
は、データ生成レートＦｄに対してＦｔ＞Ｆｄの関係に
あるＦｔの送信レートで伝送される。理想的な状態は、
データレートＦｄ及び送信レートＦｔ間の関係は、
「Ａ」が情報ビットだけを表している場合「Ａ」ビット
を生成するためのビット時間Ｔｄが、「Ｂ」がビットの
全て（つまり、ヘッドコード、情報及びエンドコードビ
ット）を表しているところの「Ｂ」ビットを備えたパケ
ット送信用の送信時間Ｔｔと同一であるようなものであ
る。したがって、Ｆｔの送信レートでの全てのビットの
ためのデータパケット送信時間は、データレートＦｄで
の連続したデータ流からカットされた「Ａ」情報ビット
そのものを生成するための総時間に等しい。その結果、
送信されたデータパケットは、次の関係に従って、連続
したデータ流にあるかのように、受信端で処理されると
ころの連続したデータ流及びその中の情報と同一のネッ
トレートで供給される。すなわち、Ｂ＊Ｔｔ＝Ａ＊Ｔｄである。固定データレートＦｄと固定送信レートＦｔが
与えられ、もし、この式を満足するＡとＢの値が見つか
らないならば、この式は次のように変形させても良い。
すなわち、Ｂ＊Ｔｔ＋Ｔｇ＝Ａ＊Ｔｄとなる。ここで、Ｔｇは隣接して送信されるパケット間
のギャップ時間である。隣接したパケット間に導入され
る小さいギャップは、非連続である送信されたデータパ
ケットになるが、最終的には、含まれる情報が受信端で
回復されるところのレートには影響しない。

【００２６】システムの受信端では、高周波数タイミン
グベースは連続して利用できる。その際、到来データの
サンプリングが、データが送信されるレートであるＦｔ
よりもはるかに高い周波数レートで実行できる。その結
果、エッジ又はラインでの一方のレベルから他方のレベ
ルへの変化は、実質的に瞬間的に検知される。それか
ら、検知されたエッジがデータパケットの最初のビット
であることを確認するプロセスが直ぐに開始され、処理
回路がデータパケット中の情報の受信と変換の準備を完
了する。受信機に、同期データを解読し、高安定タイミ
ングベースを必要とするローカルクロックをプログラミ
ングするためにマイクロプロセッサーを含む必要がなく
なる。むしろ、到来データパケットの変化又はエッジが
検知されると、すぐにクロック信号を供給し始めるよう
にローカル受信機クロックを動作するところの、簡単な
ＡＳＩＣが使用できる。

【００２７】特に図２には、本システムの受信端末での
クロック同期及びデータ回復方法が詳細に示されてい
る。データパケットは、エッジ検出器２０１とデータサ
ンプル・ホールド回路２０５に接続されているデータラ
イン２００により、送信機の固定送信レートＦｔで受信
機に供給される。エッジ検出器２０１は、データライン
２００に過渡変化があるかどうかを確定する。上記の通
りに、到来データパケットのヘッドコードの最初のビッ
トはデータライン２００の待機レベルとは反対に設定さ
れるので、変化又はエッジが瞬間的に確認される。最初
の変化エッジが検知されるやいなや、エッジ検出器２０
１はＦｔ’クロック発生器２０２を動作可能(enable)に
する信号を送り、エッジ検出器２０１がミュート(mute)
になる。またデータライン２００によりデータを受信す
るように接続されているデータサンプル・ホールド回路
２０５は、動作可能になったＦｔ’クロック発生器２０
２から受け取った信号を利用し、データを同期させ、ヘ
ッドコード発生器・ビット比較器２０６に、またデータ
変換器２１１に、同期させたデータを送る。

【００２８】タイミングベースとして連続して動作する
高周波タイミングベースＦ０、２０３を有するＦｔ’ク
ロック発生器２０２が動作可能になれば、この発生器２
０２は、最初その立ち上がりエッジを有するローカル再
生クロック信号Ｆｔ’を、データサンプル・ホールド回
路２０５に、ヘッドコード発生器・ビット比較器２０６
に、データ変換器２１１に、またＦｔ’ロジックコント
ロール２０７へそれぞれ送信する。Ｆｔ’クロック発生
器２０２は、Ｆｄ’クロック発生器２０４と共に、２０
３で示されている高周波タイミングベースＦ０、２０３
によって駆動される。高周波数タイミングベースＦ０
は、本発明に必要な高周波数Ｆ０（Ｆ０＞＞Ｆｔ）を与
えることができるクリスタル／クリスタルオシレーター
又は他のクロッキングソースにより提供できる。後で詳
細に説明する本システムのような低い安定性要求であれ
ば、低コストクリスタル／クリスタルオシレーター(例
えば、±１００ｐｐｍの安定性を有するもの) を使用で
きる。ここでの定義により、高周波数Ｆ０は、データレ
ートＦｄ又は送信レートＦｔのどちらよりもはるかに大
きく選ばれている。周波数の関係はＦｄ＝Ｆ０／ＭとＦｔ＝Ｆ０／Ｎである。ここで、ＭとＮは整数である。さらに、ＭとＮ
の整数は受信機にローカル再生クロックを提供するのに
使用され、ローカル的に再生されたデータ周波数Ｆｄ’
はＦｄ’＝Ｆ０／Ｍになり、ローカル的に再生された送
信周波数Ｆｔ’はＦｔ’＝Ｆ０／Ｎになり、これによ
り、元のクロックと受信機のクロック間の潜在的な相違
が最小になる。

【００２９】ローカル的に再生される送信クロックＦ
ｔ’は、高周波数タイミングベースＦ０、２０３により
駆動されるＦｔ’クロック発生器２０２中のＮデバイダ
ーの出力である。このデバイダーは、エッジ検出器２０
１からの信号の時、送信された各々のデータパケットの
初期ビットの最初の変化により動作可能になり、送信さ
れたデータクロックＦｔ’を実質的に瞬間的に提供す
る。上記のように、Ｎデバイダーの値はＦ０とＦｔとの
関係で選ばれ、送信されたクロックレートＦｔに最も密
接に同期させているローカル的に再生された送信クロッ
クレートＦｔ’を供給する。送信された又はデータレー
トよりも十分に早い連続した高周波タイミングベースＦ
０を供給することにより、各々Ｎ及びＭデバイダーを有
するローカルクロック発生器２０２と２０４は、１／Ｆ
０＋ＴｄのＦｔとＦｔ’間のタイミング差を伴い、また
ＴｄがＦｔ’クロック発生器２０２でのなんらかの付随
ハードウェアの遅れを伴って、受信機での同期を実質的
に瞬間的に達成できる。同様に、ＦｄとＦｄ’間の最大
のクイミング差は１／Ｆ０＋Ｔｄ’になる。この場合、
Ｔｄ’はＦｄ’クロック発生器２０４のハードウェアに
よる遅れである。

【００３０】ヘッドコード発生器・ビット比較器２０６
はＦｔ’クロック信号を受取り、データサンプル・ホー
ルド回路２０５から受け取ったデータを分析し、到来パ
ケットが有効なデータパケットであることを確認する。
有効と確認されないならば、Ｆｔ’クロック発生器２０
２が、例えば、データラインに現れたノイズから又はデ
ータパケットの最初でないところの検知された変化から
の「偽」の変化の検知に基づき、動作可能になっている
と結論されねばならない。Ｆｔ’クロック信号下で動作
するデータサンプル・ホールド回路２０５はヘッドコー
ド発生器・ビット比較器２０６に同期したデータを出力
する。ヘッドコード発生器・ビット比較器２０６中で
は、変化ビットに続くビットは、ビットのプリセット標
準ヘッドコードパターンとのビット毎の比較に供され
る。このパターンは、このシステムで送信・回復された
全てのデータパケットのパケット確認用として確立され
ている。事前に確立されている標準は、情報又はデータ
パケットのエンドコードセグメント用のビットを組み立
てるのに使用されるパターンからの固有の相違を有する
ヘッドコードビットパターンを与える。このようなコー
ディングパターン又はルールは、ノイズにより起こるデ
ータライン上の検知された変化又は初期ビット変化と反
対のパケット内にあって検知された変化の確認を容易に
する。

【００３１】検知された検知ビットに続く到来データビ
ットが、送信されたデータパケットのヘッドコードとし
て、ヘッドコード発生器・ビット比較器２０６により確
認されるならば、Ｆｔ’クロック発生器２０２がノイズ
又は中間パケット変化によりトリガーされておらず、そ
してこのヘッドコードに続く「Ａ」ビットが情報ビット
であると結論できる。ヘッドコード発生器・ビット比較
器２０６はコントロール信号をデータ変換器２１１に送
出し、シリアル／パラレル変換器の入力を動作可能に
し、そしてそれは、データサンプル・ホールド回路２０
５から情報ビットを受け取る。ヘッドコード発生器・ビ
ット比較器２０６による信号と同時に、Ｆｔ’ロジック
コントロール２０７はコントロール信号のシーケンスの
送出を開始する。後に詳述するように、ヘッドコードビ
ットが比較されないならば、Ｆｔ’ロジックコントロー
ル２０７はヘッドコード発生器・ビット比較器２０６か
ら信号を受取るので、Ｆｔ’ロジックコントロール信号
のシーケンスは生成されない。しかし、ヘッドコードビ
ットがマッチすれば、ヘッドコードの最終ビットが標準
と比較され、確認された後、Ｆｔ’ロジックコントロー
ル２０７がヘッドコード発生器・ビット比較器２０６を
動作禁止(disable)にする信号を送る。パケットの情報
セグメントの最終ビットの立ち上がりエッジがＦｔ’ロ
ジックコントロール２０７により検知され、したがって
情報ビットがデータ変換器２１１のシリアル／パラレル
入力に与えられるとすぐに、Ｆｔ’ロジックコントロー
ル２０７はデータ変換器２１１にパルス信号を送り、デ
ータの処理が開始される。さらに、Ｆｔ’ロジックコン
トロール２０７は、タイミング補正器２１０とＦｄ’ロ
ジックコントロール２０９にパルス信号を送り、これに
より、代ってＦｄ’クロック発生器２０４が動作可能に
なり、Ｆ０タイミングベースとＭデバイダーを使用し
て、ローカル的に再生されたデータクロックＦｄ’をデ
ータ変換器２１１に送ることができる。

【００３２】Ｆｔ’ロジックコントロール２０７からパ
ルス信号を受け取るタイミング補正器２１０は受け取っ
たパケットの数を計数する。パケットの必要なプリセッ
ト数を受け取った後、タイミング補正器２１０はリセッ
トコントロール２０８に信号を送る。したがって、リセ
ットコントロール２０８は、エッジ検出器２０１、Ｆ
ｔ’ロジックコントロール２０７、ヘッドコード発生器
・ビット比較器２０６をリセットする信号を送る。次
に、エッジ検出器２０１はＦｔ’クロック発生器２０２
を動作禁止にする信号を送り、受信機はデータライン上
の次の過渡変化の検知に備える。したがって、本質的
に、タイミング補正器２１０はデータパケットの受信の
終了の信号を出す。タイミング補正器２１０は、システ
ムがシングルパケット又はパケットのなんらかのプリセ
ット数を受け取った後、リセットするように調整され
る。受信機中のデータクロックの不安定性により又は送
信機中のデータクロックの不確実性により生成された累
積タイミング差を制限するようにリセットサイクルが選
ばれる。リセットサイクルの最大値は、高周波数タイミ
ングベースＦ０、２０３の安定性だけでなく、Ｆ０対Ｆ
ｔの比率とパケットの長さを含む幾つかの要因により決
まる。受信機はパケット毎にリセットでき、Ｆｔ’がパ
ケット毎にリセットされるので、これにより、全てのパ
ケットの同期と、１つの送信から次の送信に運ばれるタ
イミングエラーが累積しないこと、とを保証する。一
方、送信レートよりも十分に大きい値を有する安定した
クロッキングソースＦ０を仮定すれば、クロック関連遅
れとハードウェア遅れの両方が、有意な累積効果を有し
ないパケット当たり１／Ｆ０の範囲において僅かなエラ
ーをもたらすので、ローカル的に再生されたクロックを
連続してリセットする必要がない。

【００３３】タイミング補正器２１０がＦｔ’ロジック
コントロール２０７からパルス信号を受信し、計数する
と同時に、Ｆｄ’ロジックコントロール・リセット２０
９もＦｔ’ロジックコントロール２０７からパルス信号
を受信する。パルス信号が２０９で受信されたら、Ｆ
ｄ’ロジックコントロール・リセット２０９は、直ぐに
Ｆｄ’クロックの立ち上がりエッジを送るＦｄ’クロッ
ク発生器２０４を動作可能にする。上記の通り、Ｆｄ’
クロックは、Ｆｔ’クロックのように、高周波タイミン
グベースＦ０、２０３により駆動される。Ｆ０ベース
は、Ｆｄ’クロック発生器２０４中のＭデバイダーによ
り分割され、ローカル的に再生されたデータクロックＦ
ｄ’が提供される。Ｆｄ’クロックは、Ｆｄ’ロジック
コントロール２０９、データ変換器２１１及びデジタル
／アナログ（Ｄ／Ａ）変換器２１２に提供される。

【００３４】図示されているデータ変換器２１１は次の
２つの主要な機能を有する。すなわち、直並列変換と並
直列変換である。明らかに、データ変換器２１１が並列
入力を受け取ることができる接続された回路又はコンポ
ーネントにその出力を送る時、もっと簡単なデータ変換
器を使用できるだろう。しかし、ここでの説明のため、
直列出力用に共通のＳ／Ｐ−Ｐ／Ｓユニットが説明され
ている。データ変換器２１１中の直並列、Ｓ／Ｐ変換器
は受信されたデータパケットからチャンネル情報ビット
を抽出するために使用され、Ｆｔ’クロック下で動作す
る。全ての情報ビットがＳ／Ｐ変換器のシフトレジスタ
ーにシフトした後、Ｓ／Ｐ変換器はＦｔ’ロジックコン
トロールから送られたコントロール信号を利用して、並
直列、Ｐ／Ｓ変換器へ情報ビットをダウンロードする。
Ｆｔ’ロジックコントロール２０７からのパルス信号の
立ち上がりエッジは、並直列（Ｐ／Ｓ）変換器入力への
情報ビットの「ダウンロード」をトリガーする。Ｐ／Ｓ
変換器は、Ｆｄ’クロック発生器２０４で生成したデー
タクロックＦｄ’下で動作する。Ｐ／Ｓ変換器では、サ
ンプルのため、この方法で左／右チャンネル情報を分離
する必要を仮定して、直列チャンネルデータが抽出され
る。クロック信号Ｆｄ’の立ち上がりエッジで、直列デ
ータ流が送られ、高品質アナログ信号を再構成するＤ／
Ａ変換器２１２用の左／右チャンネルシリーズデータ流
が得られる。Ｄ／Ａ変換器２１２へのデータ出力は、デ
ータパケットが受信機で受信された後、１パケット長遅
れる。Ｄ／Ａ変換器２１２へのデジタルデータのローデ
ィグのタイミングを取るため、また全てのビットがＤ／
Ａ変換器２１２にロードされた後、Ｆｄ’ロジックコン
トロール自体をリセットするため、クロッキングパルス
がＦｄ’コントロールブロックから得られる。

【００３５】Ｆｄ’ロジックコントロール２０９は、Ｆ
ｄ’クロックサイクルのプリセット数毎に、１つの狭い
パルスを生成する。このパルスは、デジタルデータをＤ
／Ａ変換器２１２にローディングするため、またＦｄ’
ロジックコントロール自体をリセットするため、使用さ
れる。このプリセット数は情報データに関連する。例え
ば、情報データが、チャンネル当たり１６ビットの分解
能を有するコンパクトディスク（ＣＤ）システム用の二
重左／右チャンネル情報であれば、Ｆｄ’ロジックコン
トロール２０９は、左及び右オーディオ出力を与える
ため二重１６ビットデータをＤ／Ａ変換器２１２にロー
ドするため使用されるパルスと共に、１６Ｆｄ’クロッ
クサイクル毎に１つのパルスを生成することになる。最
終パルスで、Ｆｄ’ロジックコントロールはそれ自体を
リセットする。パケットの最終ビットの立ち上がりエッ
ジが検知された後、Ｆｔ’ロジックコントロール２０７
はリセットコントロール２０８へコントロール信号を送
る。リセットコントロールは、ヘッドコード発生器・ビ
ット比較器２０６、データサンプル・ホールド回路２０
５、Ｆｔ’ロジックコントロール２０７とエッジ検出器
２０１をリセットするため、信号を送る。上記の通り、
エッジ検出器２０１はＦｔ’クロック発生器２０２を動
作禁止にし、データラインの次の変化を待つ。

【００３６】ビット毎の比較中、もしヘッドコード発生
器・ビット比較器２０５がヘッドコード標準の関連ビッ
トとマッチしないビットを発見すれば、Ｆｄ’ロジック
コントロール２０９とリセットコントロール２０８に信
号を与え、直ぐにシステムをリセットし、Ｆｔ’クロッ
ク発生器２０２を動作禁止にし、エッジ検出器２０１を
再動作可能にする。リセットコントロールはシーケンシ
ャルコマンドを生成し、エッジ検出器２０１、ヘッドコ
ード発生器・ビット比較器２０６、データサンプル・ホ
ールド回路２０５、タイミング補正器２１０とＦｔ’ロ
ジックコントロール２０７を直ぐリセットする。Ｆｄ’
ロジックコントロール２０９は、Ｆｄ’クロック発生器
２０４が既に動作可能にされていない限り、それ自体を
リセットする。Ｆｄ’クロック発生器２０４が動作可能
になれば、前のデータパケットはなお処理しなければな
らず、破壊できない。したがって、Ｆｄ’のロジックコ
ントロールは、上記の通り、自分のコントロール信号を
受信するまで、リセットされない。ヘッドコード発生器
・ビット比較器２０６がビット毎に比較して、到来信号
をチェックしたとすれば、上記の通りに、システム内で
不正確な変化検知が直ぐに確認され、失ったデータビッ
トの最大数はシングルデータパケット中のビットのバラ
ンス(balance)にすぎなくなるだろう。

【００３７】本発明をシステムに応用するため、例示に
より、４０ビットパケットは図１に示されるフォーマッ
トで構成される。ＣＤ録音の質がアナログ信号の伝送に
より維持できないので、アナログ信号をデジタル化しな
ければならない。送信機では、アナログデジタル信号
は、１６ビット（ＣＤ質）分解能を有するＡ／Ｄ（アナ
ログ・ツー・デジタル）変換器を使用して、デジタル信
号に変換される。Ａ／Ｄ変換器の出力は、１つずつが左
と右のチャンネル情報を運ぶ、２つの連続データ流であ
る。別々の左及び右チャンネルデータ流はエンコーダに
送られ、エンゴーダーで、時間多重化され、Ｆｄのデー
タレートの４０ビットデータパケットの単一流に再構成
される。再度、図１を参照すれば、４０ビットのパケッ
ト１０は、データクロック同期とデータパケット確認用
の６ビットヘッドコード１２、左チャンネル情報の１６
ビットと右チャンネル情報の１６ビットを含む多重化さ
れた二重オーディオチャンネル情報の３２ビット１４、
また隣接して送信されたデータパケットを分離し、ハー
ドウェア回路により起こるデータ処理時間の遅れがあれ
ば、これを補正するための２ビットエンドコード１６を
含む。以下で述べるように、１つのパケットの最後の２
つのビットはパケット毎の最初のビットのセッティング
と反対に、データラインの待機レベルにセットするのが
望ましく、これにより、受信機中のエッジ検出器により
新たに送られる各々のデータパケットの最初のビットで
の変化の確認を容易にする。

【００３８】エンコーダーから、ＭｏｔｏｒｏｌａＣ
Ｏ．，のＦＳＫシングルチップモジュレーターのような
標準モジューレーターによる復調のため、送信レートＦ
ｔでの分配又は送信のため、データパケットの連続流が
与えられる。受信機では、ＦＳＫ送信の受信時の主な機
能は、同期クロックＦｔ’及びＦｄ’の再生、到来デー
タパケットのデコーディング（解読）、左と右チャンネ
ルデータ情報の分離、そして必要なコントロール信号の
Ｄ／Ａ変換器への供給である。受信機コンポーネント
は、基本的に、図２のブロック図に図示されているもの
と同一で、処理ステップのシーケンスは上記の通りであ
る。データ変換器２１１では、左及び右チャンネル情報
は入力データ流から抽出され、ローカルに再生されたデ
ータクロックＦｄ’及び左と右スピーカーからのアナロ
グ信号の下でＤ／Ａ変換器２１２に送られる。

【００３９】関連技術にたけた者が添付の請求の範囲の
精神と範囲から外れずに、同期データ伝送と回復システ
ムへこの理論を応用できると考えられるが、本発明は予
期される用途を事例として説明されている。

【００４０】

【発明の効果】この発明は上記のように構成されている
ので、以下に示すような効果を生じる。

【００４１】受信機において、少なくとも１つのクロッ
キング周波数を与えるクロッキング手段と、受信された
伝送データがデータパケットであることを確認する手段
と、少なくとも１つのクロッキング周波数で前記の確認
されたデータパケットを処理する手段とを設けたので、
受信端末での殆ど瞬間的に近い同期とデータ回復が可能
である。

【００４２】また、受信方法において、データを検知す
るステップと、検知されたデータを送信された非同期デ
ータとして確認するステップと、確認されたデータを処
理するステップと、を有するので、受信端末での殆ど瞬
間的に近い同期とデータ回復が可能である。

【図面の簡単な説明】

【図１】本発明で使用するデータパケットフォーマット
を示す。

【図２】本発明の受信機のコンポーネントのブロックダ
イヤグラムを示す。

【符号の説明】

１０データパケット２００データライン２０１エッジ検出器２０２Ｆｔ’クロック発生器２０３高周波タイミングベースＦ０２０４Ｆｄ’クロック発生器２０５データサンプル・ホールド回路２０６ヘッドコード発生器・ビット比較器２０７Ｆｔ’ロジックコントロール２０８リセットコントロール２０９Ｆｄ’ロジックコントロール・リセット２１０タイミング補正器２１１データ変換器２１２Ｄ／Ａ変換器

Claims

【特許請求の範囲】

【請求項１】第１のデータ周波数で生成され、第１の
送信周波数で送信されるデータパケットを受信する受信
機であって、前記受信機で少なくとも１つのクロッキング周波数を与
えるクロッキング手段と、伝送データ受信用手段と、受信された伝送データがデータパケットであることを確
認する手段と、前記の少なくとも１つのクロッキング周波数で前記の確
認されたデータパケットを処理する手段と、を備えたことを特徴とする受信機。
【請求項２】前記のクロッキング手段が、前記の送信周波数より大きいタイミング周波数を与える
タイミング手段と、前記のタイミング周波数を前記の送信周波数に近似する
ように修正するクロック発生器と、を含むことを特徴とする請求項１に記載の受信機。
【請求項３】前記の伝送を受信する手段は、少なくとも１つのデータラインと、前記のラインでの送信を検知する、前記の少なくとも１
つのデータラインに接続された検出器と、を含むことを特徴とする請求項１に記載の受信機。
【請求項４】前記のクロッキング手段は、さらに、前
記のタイミング周波数を前記のデータ生成周波数に近似
するように修正する第２のクロック発生器を含むことを
特徴とする請求項２に記載の受信機。
【請求項５】第１のデータレートで生成され、第１の
送信レートで送信された非同期データを受信機により受
信する方法であって、前記の受信機でデータを検知するステップと、検知されたデータを送信された非同期データとして確認
するステップと、前記の確認されたデータを処理するステップと、を有することを特徴とする方法。
【請求項６】前記の第１の送信レートに前記の受信機
を自動的に同期させることを含む請求項５の方法。
【請求項７】前記の受信機を自動的に同期させる方法
は、連続した高周波数タイミングベースを与え、前記の高周
波数タイミングベースを前記の第１の送信レートに近似
するように修正することにより第２の送信レートを生成
することを特徴とする請求項６に記載の方法。
【請求項８】前記の高周波数タイミングベースを前記
の第１の送信レートに近似するように修正することによ
り第２のデータレートを生成するステップを含む請求項
７に記載の方法。
【請求項９】前記の自動同期は、前記データの前記の
検知に応答して実行されることを特徴とする請求項６に
記載の方法。