JPH07508859A - トリプルゲートフラッシュｅｅｐｒｏｍメモリとその製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 トリプルゲートフラッシュＥＥＰＲＯＭメモリとその製造法 技術分野 本発明は集積型ＥＥＰＲＯＭ、すなわち電気的に消去可能でプログラム可能な読 み出し専用メモリと、その製造法に関する。このメモリはフラッシュタイプに関 する本発明はより詳細には集積密度の高いＭＯＳまたはＣＭＯＳタイプの集積型 メモリ回路の製造の分野に適用できる。

集積型ＥＥＰＲＯＭは電気的に相互接続されている幾つかのメモリセルの配列か ら構成されるメモリ部分と、前記メモリセルを制御する周辺回路とを有する集積 回路である。

本発明はメモリ部分のみに関する。

背景技術 フラッシュＥＥＦＲＯＭの概念は１９８４年に東芝により初めて導入されトリプ ルゲート構造、すなわち浮動ゲート、プログラムおよび読み出し用の制御ゲート および多結晶シリコンから構成される消去ゲートを提唱している。このメモリは サイズが大きく、更に２μｍの設計基準（すなわち浮動ゲートの幅）に対し、メ モリセルの表面は６４μｍ２である。この構造は急速に見捨てられているが、こ れは集積の寸法を大きくできないからであり、すなわちサブミクロンの設計基準 に対し少なくとも１０６ビツトの記憶容量である。

主な興味がパーソナルマイクロコンピュータのハードまたはフロッピィディスク のリプレースに高いメモリ容量を有することであるフラッシュメモリの概念の大 幅な発達により、１９８８年インテルによりいわゆるＥＴＯＸの導入が成された が、これにはＥＰＲＯＭセルと同様な大きな利点がある。

このセルは特に１９８９年１０月に発行の半導体回路に関するＩ　ＥＥＥジャー ナル５号２４巻のページ１２５９からページ１２６３のＶ、Ｎ、キーネット（Ｋ 　ｙ　ｎ　ｅｌｌ）他著“９Ｏ−ｎｓ１ミリオン　イレース／プログラムサイク ルＩＭｂｉｔフラッシュメモリ”に記載されている。ＥＴＯＸメモリセルのそれ ぞれには単独のダブルゲートトランジスタがあり、その特別な特徴は浮動ゲート のトンネル効果により消去できるようにするため約１０ｎｍまで小さくされた酸 化ゲートの厚さである。

このメモリのプログラムおよび読み出しはＥＰＲＯＭのそれと同じである。各メ モリセルに対し、制御ゲートはアースにつないだままであるが、消去は１２Ｖの 電圧をトランジスタのソースにつなぐことにより行なわれる。浮動ゲートの電子 はトンネル効果によりセルの薄い酸化ゲートを通しソースにより集められる。ソ ースはメモリ表面の全てのセルに共通であるので、消去は一括して行なわれ全て のメモリは単一の操作で消去される。

それ故この手段により非常に高い集積密度への道が開かれ、多くの企業がこのメ モリセルの概念を採用している。しかし、この概念が集積密度の観点から非常に 興味があるにも拘らず、電気的な特性の幾つかの問題が生ずる。

ソースに高電圧（１２Ｖ）を使用することにより、一般にソース基板接合に電子 雪崩が生ずるが、これによりホールがセルの酸化ゲートに入り電気的な欠点が生 ずる更に、消去の間使用される大電流にも１２Ｖの外部電源が必要であり、従っ て５ｖの外部回路の電源と両立性を得ることができない。

更に、酸化ゲートの厚さは１０ｎｍ以下まで小さくされるので、ＥＦＲＯＭセル の全ての寄生効果は増大され、取り扱いに支障がある。特にセルがアドレスを定 められる（すなわちオンになる）時同じラインのビットに属するセルの寄生伝導 現象は増大し、プログラムはより難しくなり、更に寄生情報の書き込みすなわち ソフト書き込みが重要となる。

従って、はぼ１０ｎｍの酸化ゲートはプログラムの間ドレインの側から注入され るホット電子およびソースの側で消去される間ホットホールの注入によりエージ ングが早くなる。それ故、前記酸化物は非常に早くエージングされ、更にこのメ モリセルタイプでは１０，０００回の読み出し／書き込みを行なうことが難しい 。

最近、同じタイプのメモリセルを使用してこれらの大きな問題を解決するため、 消去の間はぼ一１ＯＶから一１２Ｖの負電圧を浮動ゲートに加えることが提案さ れており、これによりソースに加わる電圧を５ｖまで下げ、５■で動作する当該 制御回路を使用し、更にソース−基板接合の電子雪崩を取り除くことが可能とな っている。

この種の方法はフジオ　マスオ力他による１９８４年のＩＥＤＭのベージ４６４ からベージ４６７の文献“トリプルポリシリコン技術を用いたニューフレッシュ Ｅ３ＦＲＯＭセル”、およびマサオ　クリャマ他による１９９２年のＩ　ＥＥＥ のページ１５２からページ１５３の文献“トリプル井戸構造に列復号法を有した ５Ｖ−０，６μｍフラッシュＥＥＰＲＯＭ″に記載されている。

この方法は電気的な観点からは魅力があるが、製造が難しく集積回路に５ｖまた はｏｖの負電圧を加えるため設計上の問題が生ずる。

ＥＰ−Ａ−４７１５３にはトリプルゲートＥＥＰＲＯＭが記載されているが、こ のＥＥＰＲＯＭでは各メモリの消去ゲートはソースの上および制御ゲート−浮動 ゲートの積層にまたがって形成され、更に厚い（５００μｍから１μｍ）酸化フ ィールドによりソースから絶縁されている。

このメモリセルもまだ非常に高い（２０ｖから３０Ｖ）消去電圧を使用しており 、そのプログラミングは高い正電圧（２０■から３０ｖ）を制御ゲートに加える ことにより浮動ゲートと基板の間のトンネル効果により行なわれる。このタイプ のプログラミングには同じ制御ゲートに共通な全てのセルの寄生プログラミング を避けるため各セルに対し選択トランジスタを使用することが必要である（すな わち、セル当たり２つのトランジスタ）。

選択トランジスタの使用により全体の消去（すなわちフラッシュ）が行なわれな い。

更に、この種のセルは非常に大きく集積密度が数１０キロビットを越えることが なく特別に応用されるが、これは制御ゲートが浮動ゲートに対して配列されてい るからである。しかも、このメモリの厚い酸化フィールドには幅が２μｍ未満の 浮動ゲートに対しこの方法が使用できない大きな“バードビーク（ｂｉｒｄ　ｂ ｅａｋ：鳥の口ばし）”（０，５μｍから１μｍの酸化物のオーバラップ）があ る。

次に、ソースの役目をする酸化フィールドの下にあるＮ゛接合側面の拡散は重要 であり、これにより集積密度を制限し更にチャネルの長さが変動するためホット 電子による従来のプログラミングを行なうことが難しくなる。

本発明はフラッシュタイプの集積化されたＥＥＰＲＯＭを対象としており、前述 の種々の欠点を取り除くことができる製造法を対象としている。特に、このメモ リには５ｖの電圧ソースを加えることができ、従って酸化ゲートでの電気的な問 題点がな（、これにより従来のＥＦＲＯＭと同様に、すなわち１０ｎｍを越えて 取り扱うことができ、従って前述の寄生効果がない、更に本発明によるＥＥＦＲ ＯＭの集積密度はＥＦＲＯＭメモリの集積密度と同じく、従って非常に高くその 取り扱いはＥＦＲＯＭと同様である。

それ故、本発明は集積密度に重大な影響を及ぼさない従来のＴ構造に依り製造さ れるトリプルゲートフラッシュＥＥＰＲＯＭを提示している。

より詳細には、本発明はフラッシュタイプのトリプルゲート集積ＥＥＰＲＯＭメ モリに関しているが、このメモリには半導体基板と、この基板の上に形成された 側面の絶縁により互いに電気的に絶縁され更にゲート絶縁体により構成されたゲ ートの積層が含まれているメモリセルの配列と、浮動ゲートおよびこの浮動ゲー トと基板の間に挟まれたゲート間の電気的な絶縁体により分離された制御ゲート と、基板内で前記積層の両側の上にあり側面の絶縁の外に形成されたソースおよ びドレインと、ソースの上にあり部分的に積層にまたがっており更に薄い絶縁体 によりソースおよび前記積層のゲートから電気的に絶縁され全てが電気的に相互 接続されている消去ゲートと、電気信号をそれぞれゲートの積層と消去ゲートと ソースとドレインに加えるための導電性ストリップとが含まれている。

本発明によれば、特にシリコン基板の場合金属（Ａｌおよびその合金、Ｗ）、難 溶性金属のケイ化物（ＴｉＳｉｔ　、Ｔａ５Ｌ＊　、ＷＳＬｓ　）またはなるべ くはリンをドーピングした多結晶シリコン（重量比で０．５％から２％）から製 造された浮動、制御および消去ゲートを使用することができる。

本発明によるメモリセルのプログラムおよび電子の当該浮動ゲートへの注入の後 、消去は消去ゲートをほぼ１０ｖから１２Ｖの電位にすることにより行なわれる 。浮動ゲートと消去ゲートの間に使用された電気絶縁体の厚さは電子がトンネル 効果により浮動ゲートから前記消去ゲートに通るように調整されている。従って 、メモリセルのゲート絶縁体はＥＴＯＸメモリの場合とは異なり厚さが１０ｎｍ を越えている。

本発明によるプログラムおよび読み出しにおけるメモリの取り扱いは厳密にＥＰ ＲＯＭの場合と同一である。

従って、本発明によればメモリに対しＥＰＲＯＭの集積密度を上げることが可能 である（数１０メガビット）。

特に、本発明によれば消去ゲートの位置を適当に定めることにより表面を増加さ せることなくセルの消去を行なうことが可能で、メモリの一括的な消去ができる （フラッシュ）。

更に、低い消去電圧（１２Ｖ）を使用することにより各メモリセルのソースと消 去ゲートの間の絶縁体を薄くすることができ、逆に言えば１０ｎｍを越え多（て も４０ｎｍに等しい厚さである。

ゲート絶縁体は一般に酸化シリコンであるが、窒化ケイ素または酸化窒化ケイ素 とすることもできる。

浮動ゲートと消去ゲートの間の絶縁体を含むゲート間の絶縁体はＯ＜ｘ＜２でＱ 　＜　ｙ　＜　４　／　３のＳｉＯｘ、Ｓｉ０．Ｎ、のようなあらゆるタイプの 絶縁材料とすることができる。特に、浮動ゲートと制御ゲートの間にある絶縁体 は二酸化ケイ素、窒化ケイ素、二酸化ケイ素の三層の積層であり、一般にＯＮＯ で示される。

本発明は更に前述の様にＥＥＰＲＯＭの製造法にも関している。

一番目の変形によれば、この発明による方法は次の段階から成る： ａ）側面の絶縁を形成すること、 ｂ）側面の絶縁の間に前記積層を形成し更に前記積層に電気信号を加えるための 導電性のストリップを形成すること、 Ｃ）ソースとドレインの領域の上および積層の側面の上に薄い電気絶縁体の眉を 形成すること、ｄ）基板内に基板と反対の導電率のイオンを注入し、ドレインと ソースと、薄い絶縁体層を通し行なわれる前記注入に対しマスクの役目をする積 層と、消去ゲートに電気信号を加えるための導電性のストリップとを形成するこ と、 ｅ）薄い絶縁体の層の上に導電性の層を堆積させることｆ）ソースの上および部 分的に積層にまたがって消去ゲートを形成するため前記導電性の層を単独にエツ チングすること、 ｇ）ｆ）で得られた構造の表面を絶縁すること、ｈ）ソースとドレインのために 絶縁の表面に接触ホールを形成し、更にソースとドレインに電気信号を加えるた め導電性のストリップを形成すること。

本発明の方法の二番目の変形によれば、次の段階が行なわれる： Ａ）側面の絶縁を形成すること、 Ｂ）側面の絶縁の間に前記積層を形成し更に前記積層に電気信号を加えるための 導電性のストリップを形成すること、 Ｃ）ソースとドレインの領域の上および積層の側面の上に薄い電気絶縁体の層を 形成すること、Ｄ）薄い絶縁体の層の上に導電性の層を堆積させることＥ）ソー ス領域の上および部分的に積層にまたがって消去ゲートを形成するため前記導電 の層を単独にエツチングすること、 Ｆ）基板内に薄い絶縁体の層と導電性の贋を通しイオンを注入し、基板と反対の タイプの導電率を有するソースとドレインと、前記注入に対しマスクの役目をす る積層と、消去ゲートに電気信号を加えるための導電性のストリップとを形成す ること、 Ｇ）Ｆ）で得られた構造の表面を絶縁すること、Ｈ）ソースとドレインのために 絶縁の表面に接触ホールを形成し、更にソースとドレインに電気信号を加えるた め導電性のストリップを形成すること。

この二番目の変形では、消去ゲートの厚さを通過させるため一番目の変形より高 いエネルギイのイオン注入を使用することが必要である（はぼ１５０ｋｅＶから １８０ｋｅＶ）、Ｌ、かじ、この方法には注入の位置が消去ゲートに対し自動的 に定められ更に注入が前記消去ゲートの厚さによりゲートの積層または二重のゲ ートから分離される利点がある。

それ故、前記消去ゲートに加えられる電位により各メモリセルの電流を制御する ことが可能であり、従りてこれは各メモリセルに直列に接続されたＭＩＳタイプ のモノゲートトランジスタの制御ゲートの様に作用し、更に寄生的なラッチアッ プをするまでその強度を増す。

シリコンの基板、浮動ゲートおよび制御ゲートの場合、薄い絶縁体の層はシリコ ンの熱酸化により得られる。

図面の簡単な説明 本発明の非制限的な例および添付の図に関連し以下により詳細な内容を記載する ： 図１　消去ゲートの接続を示す本発明によるＥＥＰＲＯＭの一部の平面図。

図２　ラインＡ−Ａ　（すなわちビットライン）に沿った図１の断面図。

図２ｂ　ラインＢ−Ｂ　（すなわちワードライン）に沿った図１の断面図。

図３　本発明によるセルに対する種々の製造段階で、ワードラインに沿った断面 図。

図４　本発明によるセルに対する種々の製造段階で、ワードラインに沿った断面 図。

図５　本発明によるセルに対する種々の製造段階で、ワードラインに沿った断面 図。

図６　本発明による方法の変形で、ワードラインに沿った断面図。

発明を実施するための最良の形態 本発明はＮタイプのシリコン基板とＰタイプの基板の両方に適用できる。更に本 発明が適用できるトランジスタはＮまたはＰタイプとすることができる。０ＭＯ ３構造を使用する時は、この方法の始めに使用する基板の特性としてＮタイプま たはＰタイプのくぼみを作る必要がある。

以下の記載はＰタイプの単結晶シリコン基板を使用することと、前記基板にＮチ ャネルトランジスタを製造することに関係している。

図１、図２ａおよび図２ｂに関連し、本発明によるフラッジｓ　Ｅ　Ｅ　Ｐ　Ｒ ＯＭは基板４の上に形成され、更にＬｏｃｏｓタイプの酸化フィールド５により 互いに絶縁されたメモリセル２を有している。本発明による各メモリセル２は、 従来の技術のｌｏｎｍのかわり典型的には２Ｏｎｍである酸化ゲート６と、ポリ １と呼ばれリンがドーピングされた多結晶シリコンから形成されたほぼ１５０ｎ ｍの浮動ゲート８と、ポリ２と呼ばれ更にゲート間絶縁体１２により浮動ゲート ８から絶縁されリンがドーピングされた多結晶シリコンから形成されたほぼ１５ ０ｎｍの制御ゲート１０を有している。

絶縁体１２は三層の積層、すなわち薄い窒化シリコン層により覆われた二酸化シ リコン層と、薄い二酸化シリコン層により構成されている。積層は２０ｎｍの厚 さのＳｉＯ２の層に相当している。各ゲート積層１９の両側で酸化フィールド５ の外側には、ドレインとソースの役目をする基板１４と１６に拡散され更にＰ基 板と反対のＮ゛導電率を有する２つの領域がある。ゲートとソースとトレインの 積層は厚さが２０ｎｍの薄い酸化層１８で覆われている。

本発明によれば、各メモリセル２にはポリ３と呼ばれほぼ１５０ｎｍから２００ ｎｍの厚さのドーピングされた多結晶シリコンから形成された消去ゲート２２が 含まれている。この消去ゲート２２は当該トランジスタのソース１６の上に形成 され、更に絶縁体層１８により絶縁されている。更にこの消去ゲート２２は浮動 および制御ゲートの積層１９の側面の上から立ち上がり前記積層の上で終わって いる。層１８は浮動ゲート８と制御ゲート１０から消去ゲート２２が絶縁される のを確実にしている。

２つの並置されたメモリセルに対し、２つの消去ゲートは一体化しておりＵを構 成している。

このタイプのメモリの場合、各ソース１６と各ドレイン１４は２つの隣接したメ モリセルに共通である。各セル２はドレインの上に電気的な金属ハーフ接触２４ を有している。各接触はリンとホウ素がドーピングされたガラスの開口部２６内 に形成されたタングステンエレメント、メモリ全体を覆う絶縁層２８　（ＢＰＳ Ｇ）により構成されている。

必要な電圧をドレインに加えるため接触エレメント２４に接触した平行な金属ス トリップ３０がある。これらのアルミニウムストリップ３０はビットラインを構 成している。

図１に示すように、メモリセルの制御ゲート１０は相互連結され一部分メモリの ワードライン１０ａを構成しているが、これらのラインは互いに平行でライン３ ０に直角でポリ２から形成されている。制御ゲート２に加えられる制御電圧はこ れらのワードラインｌｏａにより与えられている。

電源電圧はビットラインと同じ金属層内の絶縁層２８の上に形成された平行な導 電性のストリップ３２によりソースに加えられている。絶縁層２８にはこの目的 のためドレインの電子接触と同じ電子接触３４を形成する開口部を有している。

一般に１６ビツトライン毎に１つのソースライン３２がある。

本発明によれば、消去ゲート２２はポリ３の横断ストリップ３６により電気的に 平行に相互接続されている。

横断部分３６と電気的に接触する導電性のストリップ３８によりメモリセルの消 去ゲート２２に同時に消去電圧を加えることが確実になる。このストリップ３８ はソース１６に平行に形成され更に領域１４と１６と同時に基板内に拡散された ラインにより製造されている。

次に図３から図５に関連し、本発明によるフラッシェＥＥＰＲＯＭの製造につい て記載する。

フィールド絶縁５を作る前に、構造全体にわたりゲート絶縁体６を形成するため 乾燥酸素のもとて１０００℃での熱酸化がある。この後には、典型的には３０ｋ ｅＶのエネルギイで１０”ａｔ／ｃｍ”でホウ素イオン注入によりメモリセルの 閾値電圧を調整することが行なわれる。この後には、浮動ゲートを製造するため ６２０℃で低圧化学蒸着法（ＬＰＧＶＤ）により一番目の多結晶シリコンレベル の堆積が行なわれ、更に３０分間９５０℃でｐｏｃｔｓの熱拡散によりドーピン グが行なわれる。

この後には、ＳＦ、による反応イオンエツチング（ＲＩＥ）を使用した従来の写 真製版により浮動ゲート８の長さく図２ｂの平面に従い測定）を固定するためポ リ１のエツチングが行なわれる。

ポリ１の熱酸化、８００℃でのＬＰＧＶＤによる窒化シリコン堆積、更に前記窒 化物の熱再酸化を行なう間に、ゲート間絶縁体１２は浮動および制御ゲートの間 に形成される。この後には、前述の方法でドーピングしたリンである構造全体の 上に二番目の多結晶シリコン層が堆積される。

写真製版段階によりポリ２のメモリセルの制御ゲート１０が定められる。これら の制御ゲートのエツチングは、二番目の多結晶シリコン層をエツチングし、更に ゲート１０の幅、ワードライン１０ａ、およびゲート間誘電体１２をエツチング するためのＳＦ、の混合体を固定するためＳＦ、／Ｃ１□の混合体でＲＩＥによ り行なわれる。この後には、酸化ゲート６の上で停止させ浮動ゲートの幅を固定 させるＨ　Ｂ　ｒ　／　Ｃｌ　ｘの混合体でＲＩＥを使用した制御ゲートに関連 のある自己配列法で浮動ゲートをエツチングすることが行なわれる。

この後には、ソースおよびドレイン領域の上への絶縁体１８と、ゲートの積層と 、前記積層の側面とを成長させるため、１０００℃および乾燥酸素の下で構造全 体を再酸化させることが行なわれる。得られた構造は図３に示しである。

図４に示すように、この後には、例えば８０ｋｅＶで５．１０”ａｔ／ｃｍ”の ヒ素でトランジスタのドレイン１４とソース１６を形成するためイオン注入４０ が行なわれる。この注入はマスクとしてゲート１９の積層を使用して行なわれる 。更に消去ゲートの制御ストリップ３８が形成される。

例えば図５に示すように、３０分間９００℃で窒素を入れた状態のように、前記 イオン注入の熱活性化の後、６２０℃でシランを使用してＬＰＧＶＤにより三番 目の多結晶シリコンレベルの堆積が行なわれる。このシリコンはＰＯＣＩＩによ り９５０℃でドーピングされる。

写真製版により消去ゲート２２の形を固定するため三番目の多結晶シリコン層が エツチングされる。エツチングは塩素およびＨＢｒの混合体を使用してＲＩＥに より行なわれる。消去ゲート２２の形成の後、処理の課程は再び従来の方法によ る。

処理の課程は次の通りであるニ ーこのように形成された三番目のゲートを、９５０℃で乾燥酸素の下で多結晶シ リコンの側面に３０ｎｍの典型的な厚さを有して熱酸化により再酸化すること、 −７００ｎｍの典型的な厚さで大気圧化学蒸着法（ＡＰＣＶＤ）によりホウ素お よびリンのドーピングガラスを堆積２８すること、 −Ｎ、の下で３０分間９５０℃で熱処理により前記のドーピングガラスをクリー プすること、 −写真製版およびＣＨＦ、を使用した乾燥ＲＩＥにより層２８内に接触ホール２ ６および３４を形成すること、−典型的な厚さが７００ｎｍを越える１％シリコ ンでアルミニウム屡の構造の全体に陰極スパッタリングで堆積を行なうこと、 一写真製版およびＢＣＩｍを用いた乾燥ＲＩＥにより前を形成すること。

最後に、図示していないが通常はリンをドーピングしたガラスにより形成される 不動態層が構造全体の上で典型的な厚さの１μｍを越えてＡＰＣＶＤにより堆積 されている。

図６の変形として、消去ゲート２２を形成するため堆積および三番目の多結晶シ リコンレベルのエツチングが行なわれ、その後マスクとしての積層１９を使用し てゲート２２およびゲート絶縁体を通しソース１６およびドレイン１４のイオン 注入４０が行なわれる。この注入は前述のものと同じであるが、注入エネルギイ は高い（１５０ｋｅＶから１８０ｋｅＶ）。

補正書の写しく翻訳文）提出書（特許法第１８４条の８）平成７年１月４日

Claims (1)

1. 【特許請求の範囲】 １．半導体基板（４）と、この基板の上に形成された側面の絶縁により互いに電 気的に絶縁され更に浮動ゲートと基板の間に挟まれたゲート絶縁体（６）とゲー ト間の電気的な絶縁体（１２）により分離された浮動ゲート（８）と制御ゲート （１０）により構成されたゲートの積層（１９）が含まれているメモリセル（２ ）の配列と、基板内で前記積層の両側の上にあり側面の絶縁の外に形成されたソ ース（１６）とドレイン（１４）と、ソースの上にあり部分的に積層にまたがっ て形成されており更に薄い絶縁体（１８）によりソースおよび前記積層のゲート から電気的に絶縁され全てが電気的に相互接続されている消去ゲート（２２）と 、電気信号をそれぞれゲートの積層と消去ゲートとソースとドレインに加えるた めの導電性ストリップとが含まれているフラッシュタイプのトリプルゲート集積 ＥＥＰＲＯＭメモリ。 ２．基板がシリコンである場合消去ゲート（２２）がドーピングされた多結晶シ リコンから形成されていることを特徴とする請求項１に記載のメモリ。 ３．ゲート絶縁体が１０ｎｍを越える厚さの二酸化シリコンであることを特徴と する請求項２に記載のメモリ。 ４．ゲート間絶縁体が酸化層、窒化物および二酸化シリコンの３つの材料で形成 されていることを特徴とする請求項１から３のいずれか１つに記載のメモリ。 ５．薄い絶縁体が多くても４０ｎｍに等しい厚さを有していることを特徴とする 請求項１から４のいずれか１つに記載のメモリ。 ６．電気信号を消去ゲートに加えるための導電性のストリップ（３２）が基板に 拡散されたラインであり、拡散されたソースおよびドレインラインに平行である ことを特徴とする請求項１から５のいずれか１つに記載のメモリ。 ７．浮動ゲートが制御ゲートに対し自己配列されていることを特徴とする前記請 求項のいずれか１つに記載のメモリ。 ８．半導体基板（４）と、この基板の上に形成された側面の絶縁により互いに電 気的に絶縁され更に浮動ゲートと基板の間に挟まれたゲート絶縁体（６）とゲー ト間の電気的な絶縁体（１２）により分離された浮動ゲート（８）と制御ゲート （１０）により構成されたゲートの積層（１９）が含まれているメモリセル（２ ）の配列と、基板内で前記積層の両側の上にあり側面の絶縁の外に形成されたソ ース（１６）とドレイン（１４）と、ソースの上にあり部分的に積層にまたがっ て形成されており更に薄い絶縁体（１８）によりソースおよび前記積層のゲート から電気的に絶縁され全てが電気的に相互接続されている消去ゲート（２２）と 、電気信号をそれぞれゲートの積層と消去ゲートとソースとドレインに加えるた めの導電性ストリップ（１０ａ，３８，３０，３２）とが含まれているフラッシ ュタイプのトリプルゲート集積ＥＥＰＲＯＭメモリの製造法であり、この方法は 次の段階を備えている： ａ）側面の絶縁（５）を形成すること、ｂ）側面の絶縁の間に前記積層（１９） を形成し更に前記積層に電気信号を与えるための導電性のストリップ（１０ａ） を形成すること、 ｃ）ソースとドレインの領域の上および積層の側面の上に薄い電気絶縁体の層（ １８）を形成すること、ｄ）基板内に基板と反対の導電率のイオン（４０）を注 入し、ドレインと、ソースと、薄い絶縁体層を通し行なわれる前記注入に対しマ スクの役目をする積層と、消去ゲートに電気信号を加えるための導電性のストリ ップ（３８）とを形成すること、 ｅ）薄い絶縁体の層の上に導電性の層（２２）を堆積させること、 ｆ）ソースの上および部分的に積層にまたがって消去ゲートを形成するため前記 導電性の層を単独にエッチングすること、 ｇ）ｆ）で得られた構造の表面（２３、２８）を絶縁すること、 ｈ）ソースとドレインのために絶縁の表面に接触ホール（２６、３４）を形成し 、更にソースとドレインに電気信号を加えるため導電性のストリップを形成する こと。 ９．半導体基板（４）と、この基板の上に形成された側面の絶縁により互いに電 気的に絶縁され更に浮動ゲートと基板の間に挟まれたゲート絶縁体（６）とゲー ト間の電気的な絶縁体（１２）により分離された浮動ゲート（８）と制御ゲート （１０）により構成されたゲートの積層（１９）が含まれているメモリセル（２ ）の配列と、基板内で前記積層の両側の上にあり側面の絶縁の外に形成されたソ ース（１６）とドレイン（１４）と、ソースの上にあり部分的に積層にまたがっ て形成されており更に薄い絶縁体（１８）によりソースおよび前記積層のゲート から電気的に絶縁され全てが電気的に相互接続されている消去ゲート（２２）と 、電気信号をそれぞれゲートの積層と消去ゲートとソースとドレインに加えるた めの導電性ストリップ（１０ａ，３８，３０，３２）とが含まれているフラッシ ュタイプのトリプルゲート集積ＥＥＰＲＯＭメモリの製造法であり、この方法は 次の段階を備えている： Ａ）側面の絶縁（５）を形成すること、Ｂ）側面の絶縁の間に前記積層（１９） を形成し更に前記積層に電気信号を加えるための導電性のストリップ（１０ａ） を形成すること、 Ｃ）ソースとドレインの領域の上および積層の側面の上に薄い電気絶縁体の層（ １８）を形成すること、Ｄ）薄い絶縁体の層の上に導電性の層（２２）を堆積さ せること、 Ｅ）ソースの領域の上および部分的に積層にまたがって消去ゲートを形成するた め前記導電性の層を単独にエッチングすること、 Ｆ）基板内に薄い絶縁体の層と導電性の層を通しイオン（４０）を注入し、基板 と反対のタイプの導電率を有するソースとドレインと、前記注入に対しマスクの 役目をする積層と、消去ゲートに電気信号を加えるための導電性のストリップ（ ３８）とを形成すること、Ｇ）Ｆ）で得られた構造の表面を絶縁（２３、２８） すること、 Ｈ）ソースとドレインのために絶縁の表面に接触ホール（２６、３４）を形成し 、更にソースとドレインに電気信号を加えるため導電性のストリップを形成する こと。 １０．基板がシリコンの時、消去ゲート（２２）がドーピングされた多結晶シリ コンから形成されていることを特徴とする請求項８または９に記載の方法。 １１．基板、浮動および制御ゲートがシリコンであり、薄い絶縁層がシリコンの 熱酸化により得られていることを特徴とする請求項８から１０のいずれか１つに 記載の方法。 １２．薄い絶縁層（１８）が多くても４０ｎｍに等しい厚さを有していることを 特徴とする請求項８から１１のいずれか１つに記載の方法。 １３．消去ゲート（２２）が前記消去ゲートの熱酸化により絶縁されていること を特徴とする請求項１０に記載の方法。 １４．浮動ゲートが制御ゲートに対し自己配列されていることを特徴とする請求 項８から１３のいずれか１つに記載の方法。