JPH07509831A - 固定および移動無線ユニット間にディジタル無線リンクを提供する設備において使用される装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 固定および移動無線ユニット間にディジタル無線リンクを提供する設備において 使用される装置本発明は、固定および移動無線ユニット間の直接シーケンススペ クトル拡散を用いるディジタル無線リンクを提供する設備において使用される装 置に関する。

そのような無線リンクを提供するための装置は、ＧＢ特許出願第９３０４９０１ ．３号において説明されている。この出願は、例えばスペクトル拡散パイロット 信号の同相■、直交位相Ｑ、コンポーネントの振幅の良好な評価を得るために、 ウィンナ形フィルタの使用を説明している。

スペクトル拡散信号は、個々の、時間分離された、マルチパスコンポーネントを 分解することによって、およびそれらを最善に組み合わせる（結合する）ことに よって、マルチパスフェーディングに対する優れた免役的作用（影響の受け難き ）を得ることのできる可能性を提供する。これを達成するための共通的な手法は 、当業技術に精通しているものにとってはありふれている、「レイク」受信機を 使用することである。そのような受信機は、主要なマルチパスコンポーネントの 各々に逆拡散コレレータ（相関器）を割り当て、そしてそれらを最大逆拡散エネ ルギーに関して同期させる。レイク「フィンガ」の各々に関しては、逆拡散コン ポーネントの位相および振幅が評価され、そして加算（組み合わせ）に先だって 最適振幅重み付け、および位相整列が適用されるように使用される。マルチパス コンポーネントの重み付けされた和は、個々のコンポーネントのいずれよりも、 かなり少ないフェーディングを経験するために、ダイパーシティゲインが得られ る。

そのような受信機の通常の設置に伴う１つの問題は、レイクフィンガが新しい、 より強いマルチパスコンポーネントに割り当てられているかどうかを決めるため に、信号の遅延拡散が、絶え間なくサーチされなくてはならないことである。も しチャンネルが急速に変化したならば、出現したより強いマルチパスコンポーネ ントと、既にレイクフィンガに割り当てられていたそれとの間の遅延が長すぎる ことから、特性上の著しい損失が結果として生じる。

付加的に、いくつかのチャンネルが、多数の全く小さなマルチパスコンポーネン トから構成されることもある。それらの全て、またはほとんどがレイクフィンガ に割り当てられていないならば、コード分割多重アクセス（ＣＤＭＡ）方式によ ってキャリア周波数を分割したスペクトル拡散伝送の受信への干渉として現れな いまでも、受信の目的に関しては、信号エネルギーの大部分が無駄になる。それ らの低いレベルのコンポーネントによる問題は、それらが連続的に測定されてい るとしても、組み合わせられた出力におし１てそれらがいつ、そしてどのような レベルで含まれてＩ／する力）を、妥当な正確さを持って評価するということが 不可能であるということである。多数のマルチノ（スコンポーネントの含有を許 すための要求は、多数のレイクフィンガに関するハードウェアおよび、効果的に 、そして迅速にレイクフィンガを割り当てるための極めて速し）サーチャーの永 久的な準備を必要とすることである。

一般的には、各レイクフィンガは、マルチノくスコンポーネントに通常は時間的 に整列（整骨）されるスペクトル拡散デ・コレレータを必要とする。第１コレレ ータの両側に時間的に対称に配列された２つの同等のスペクトル拡散デ・コレレ ータが必要とされる。それらのコレレータの時間オフセットは、標準的に１まチ ップインターバルのプラスまたはマイナス４分の１または８分の１である。この チップインター／（ルは拡散ビット周期であり、すなわちビット周期／拡散ファ クタである。チップレートの４倍または８倍における信号のサンプリングが基本 的である。それらのコレレータは、それらのコレレータ出力上のエネルギーが比 較されるコードロックループの第一形態と共になり、そしてコレレータに関する コード発生器のタイミング力（１１１節され、その結果、中心コレレータ上のエ ネルギーカ；常に最大化されることは、岩業技術者にとっては周知事項である。

位相補正の目的から、組み合わせる前に信号のキャリア位相を得るための（標準 的にはフェーズロックループである）位相評価器お・よび、組み合わせる前に信 号に最適の重み付けを加えるための振幅評価器もまた必要とされる。動作におけ る主要な複雑さは、３つのスペクトルデ・コレレータに存在する。

標準的には、サーチャーは、信号のオーツく−オール遅延拡散をカバーするよう に互いに配置された、おそらく半チップのステップでそれらのタイミングをスラ イドさせる、いくらかの数のスライディングコレレータからなっている。もし極 めて弱いマルチコンポーネントバスに割り当てられたレイクフィンガにおける最 適特性が達成されるべきであれば、理想的にはサーチャーが全てのマルチパスコ ンポーネントを並列に試験すべきである。このことは、信号に関する最大の期待 される遅延拡散に等しい範囲を覆う遅延を持つディジタルマツチドフィルタを要 求する。

本発明の目的は、サーチャーおよびレイクフィンガの機能を組み合わせるための 装置を提供し、これ（こよってチップ毎の１つのサンプルに必要なサンプルレー トを減少させ、そしてハードウェアの複雑さを大幅に減少させることである。

本発明によれば、固定および移動無線ユニット間のグイレフトシーケンススベク トル拡散を用Ｕ＼るディジタル無線リンクを提供する設備において用し）られる 装置が提供され、前記装置は、ディジタル相関機能ブロックが、受信されるべき 信号の最大遅延拡散としての同次数の拡散コード位相の隣接するスパンをカバー するようなレイクフィンガをそれぞれが提供する複数のディジタルコレレータを 含むレイク受信機と、そしていくつかのコレレータからの各マルチパスコンポー ネントからのエネルギーを組み合わせるために配置された加算装置と、を含んで いる。

本発明の穫々の実施例が、添付図面を参照しながら説明され、それらは、 第１図は、相関機能の非最適サンプリングのグラフを示す図であり、 第２図は並列レイクＤＢＰ５Ｋ受信機のブロック図であり、 第３図は直列レイクＤＰＳＫ受信機のブロック図であり、 題４図は、パイロット信号を持つ直列レイクＢＰＳＫ受信機のブロック図であり 、 第５図は直列レイクＭＤＰＳＫ受信機を示す図であり、 第６図は、代わりのエネルギー測定を持つ直列ＭＤＰＳＫ受信機を示す図であり 、そして 第７図は直列レイクＭＰＳＫ受信機のブロック図である。

最初に、ディジタルコレレータ１−Ｃ１からｎ−１＊でのバンクを考慮すると、 各々は前のものから１チツプインターバルだけシフトされたコードが供給される 。

全体をカバーする遅延スパンはＮチップに等しく、ここでＮは実際に生じると考 えられるもっとも大きな信号拡散に少なくとも等しい遅延スパンを与えるように 選択される。最終ディジタルコレレータ上で実行される相関が、信号の遅延拡散 にわたる重要なマルチパスコンポーネントの全てを逆拡散するようにコードが同 期されている。すなわちコレレータバンクの遅延カバーが信号の遅延拡散上の中 心にある、と仮定する。

各ディジタルコレレータはその時間位置において受け取られる信号パワーを測定 するために働き、そしてまたそれが組み合わせられるべきことを要求された時に はいつでも、信号コンポーネントの受信に関するレイクフィンガとしても働く。

ただ１つのサンプルがチップ毎に用いられるときには、正確には、または近似的 にも、特定のマルチパスコンポーネント上にいかなるディジタルコレレータ（ま たはレイクフィンガ）をも整列させることは不可能である。このことは信号エネ ルギーにおける著しい損失が生じることを含むように見える。しかしながら、ス ペクトル拡散されたリンクの伝送受信フィルタの準備が適切に設計されるならば 、このことは起こり得ない。

ナイキスト型であるような、伝送受信フィルタが明確な形状（応答性において長 方形周波数に近い）を持つリニア位相として設計されているならば、チップ毎に １サンプルのような低いレートにおいてでさえサンプリングを通して極めて僅か なエネルギーが発生するのみである。このことからそのエネルギーがどのように して回復されるべきであるかという質問が生じる。

マルチパスコンポーネントが、一対の隣接スるコレレータの最適相関時間の間の 正確に半分に達した時間における位置（これがワーストケースを表す）となって いる場合を考える。伝送受信フィルタ機能の組み合わせによるマルチパスコンポ ーネントに負わされた受信された信号の自動相関機能の故に、両方のコレレータ はそれらの間の半分の位置に達したマルチパスコンポーネントに相当するいくら かのエネルギーを（この特定の場合には等しいエネルギー）を出力する。同様に 、そのマルチパスコンポーネントの両側のさらに外のコレレータよりも小さなエ ネルギーレベルを出力する。

この状態は第１図に示されている。第１図においては、理想的な長方形フィルタ を通過した信号に関する相関機能を示す曲線が描かれている。矢印は重要なエネ ルギーを持つコレレータのタイミングを表している。

（任意に両方向に長時間延長した）全てのコレレータ出力からの信号；ンボーネ ントが理想的に組み合わせられるとすれば、マルチパスコンポーネントに相当す る信号エネルギーの全ては、不正なサンプルタイミングの代わりに回復される。

実際には、理想が満足されているということはない。こうしてフィルタは理想的 な長方形フィルタではないため、組み合わせも決して理想的ではなく、そして単 にいくつかのコレレータ出力だけが有益に組み合わせられることができる。しか しながら、実際のフィルタ、実際的な組み合わせ、およびコレレータ出力の最適 な（小さな）数を用いることによって、非最適組み合わせによる平均損失は標準 的に、マルチパスコンポーネントの極めて大きな数に関してさえ１ｄＢよりも少 ないということを経験は示している。このことは、特性がオーバーオール条件の 平均によって決められ、そしてこれは全てのマルチパスコンポーネントが正確に 、同時に、ワーストサンプルポイントにおいて現れることは極めて希であるとい うことによる。

こうして、レイクフィンガの連続するバンクを持つことによって、理想的なサン プルタイミングを達成するための必要が取り除かれる。このことは以下の利点を 有している。前に指摘したようにサンプリングはチップ毎に１つのサンプルにお いて実行することができる。このことはアナログ／ディジタル変換器および初期 的なディジタル処理動作において著しいコスト／電力消費の節減を可能とする。

ここでは各レイクフィンガは単に１つのコレレータを必要とするだけである。

コードロックループ回路は個々のレイクフィンガに関しては必要ではない。チッ プオフセット毎に単に１っのレイクコレレータが必要とされるので、適切な数の コレレータが信号の遅延拡散をカバーすることが可能である。レイクコレレータ が信号の全体の遅延拡散をカバーするので、それらはまたサーチャーとしても働 くことができる。基本的には、個別に各レイクコレレータと結びついたハードウ ェア／ソフトウェアが、コレレータ出力がコンバイナ和内に含まれるべきかどう かを決める。

第２図を参照すると、並列レイク差分バイナリ位相シフトキーイング（ＤＢＰＳ Ｋ）受信機がブロック図形式で示されている。

第２図においては、複数の並列レイクフィンガ２゜４．６，８．１０および１２ が示されている。各レイクフィンガは、レイクフィンガ２を参照しながらこれか ら後に説明されるような１回路素子を含んでいることは明らかである。

複素シフトレジスタ１４は、入力データを受け取り、そして各レイクフィンガ内 の複素ディジタルコレレータ１６のそれぞれの１つの入力に接続されている各段 を持っている。複素ディジタルコレレータ１６は２つの出力を持っており、それ ぞれは１ビツト遅延装置１８．２０の入力に接続されており、そして線形乗算器 ３０．３２の入力にさらに接続されている。１ビツト遅延装置１８の出力は、ウ ィンナ形フィルタ２６の入力に接続されている出力を持つ、半纏形乗算器２２の 入力に接続されている。フィルタ２６の出力は線形乗算器３０の別の入力に接続 されている。同様に１ビツト遅延装置２０の出力は半纏形乗算器２４の入力に接 続され、その出力はウィンナ形フィルタ２８の入力に接続されている。ウィンナ 形フィルタ２８の出力は線形乗算器３２のさらに別の入力に接続されている。線 形乗算器３０．３２からの出力は、加算回路３４のそれぞれの入力に接続され、 その出力は１ビツト遅延回路３６の入力に接続される。１ビツト遅延回路３６の 出力はさらに別の半纏形乗算器３８の入力に接続され、その出力はアルファトラ ッカ回路４０の入力に接続される。このアルファトラッカ回路はＲＣローパスフ ィルタのディジタル等価回路である。これは出力５ｎ＝ａ、Ｉｎ＋　（１−α） Ｓｎ−１（Ｉｎはｎ番目の入力サンプル）であるようなり一ケージを持つ積分器 である。アルファトラッカ回路４０の出力はスレッショールド回路４２の入力に 接続される。各レイクフィンガは加算回路４６に接続されている出力線を持って いる。

この出力線は、スレッショールド回路４２の制御の下で動作するスイッチング装 置４４によってこれに接続されている加算回路３４の出力を持っている。加算回 路４６の出力はリミット回路４８の入力に、そして差動デコード回路５０の入力 に接続される。リミット回路４８は、半纏形乗算器２２．２４および３８の第２ 人力に供給される出力を発生する。差動デコード回路５０はその出力において、 受は取られた信号を発生する。

第２図に示された回路の動作が以下に説明される。

第２図に示された受信機は特に、差分２相位相シフトキーイング（ＤＢＰＳＫ） 受信機のためのものである。各レイクフィンガ２−１２は、複素シフトレジスタ １４を信号が通過してくるに従い、信号の連続的に１チツプ遅れたバージョンを 受け取る。複素ディジタルコレレータ１６は、適切な時間に到達する信号の部分 のＩおよびＱコンポーネントを逆拡散するために用いられる。信号の■コンポー ネントは１ビツト遅延回路１８に達し、モしてＱコンポーネントは１ビツト遅延 回路２０に達する。この■およびＱコンポーネントは次に、コンポーネントから 前のビットに相当する変調を除去するそれぞれの半纏形乗算器２２．２４を通過 する。■およびＱコンポーネントは次に、ウィンナ形フィルタ２６．２８に供給 される。それらのフィルタは、入力よりも１ビット早い時間において受信された 信号素子に相当するＩおよびＱ値の良好な評価を与える。この予言は、入力遅延 回路に関する補償を行う。

信号のＩおよびＱコンポーネントの、変調されていない信号の相応する■および Ｑ評価との乗算がそれぞれの線形乗算器３０．３２において実行され、そしてそ れらの乗算器の出力は、組み合わせのために利用される信号の位相補正された、 そして振幅重み付けされたバージョンを与えるために、加算回路３４において加 算される。この時、このポイントにおいては、この出力が単に雑音だけからなる こともあるため、この出力が加算回路３６に加えられるかどうがは明らかではな い。もし評価用ウィンナ形フィルタが完全であれば、それらは真の信号コンポー ネントＩおよびＱが実際にはゼロであって、そして前の乗算がゼロ出力の積を持 っていることを示す。しかし、評価器出力は決して完全ではなく、そして信号コ ンポーネントがないときにおいてでさえ常にいくらがの雑音を出力する。こうし て、正当に含まれることが妥当な信号コンポーネントが実際に存在するかどうか を決めるために第２段が必要となる。ポテンシャルを含むための信号が取り上げ られ、そして遅延回路３６によって１ビット周期だけ遅延させられ、そして前の ビットに関するデータが再び線形乗算器３０．３２によってストリップオフされ る。この段における出力は前のビットインターバルにおけるコレレータ出力にお けるエネルギーのノイズ的な測定である。これは平均化フィルタ４０に供給され る。この実施例においては平均化フィルタはアルファトラッカである。フィルタ ４ｏの出方は次に、信号コンポーネントがオーバーオールコンバイナ内に含まれ るべき時を決めるため、スレッショールド回路４２によってスレッショールドと 比較される。加算回路４６は、次の復調フレームにおけるストリップオフに関す る変調を発生させるため、ハードリミットされるオーバーオール出力を発生する 。これは加算回路４６の出力を受けるリミット回路４８によって実行され、そし てハードリミッタの出力は平線形乗算器２２，２４゜３８に接続される。リミッ ト回路４８の出力において信号が最初に現れるときには、これはランダムである 。

レイクフィンガの数および信号のオーバーオール特性に依存して、受信機１まこ の条件からそれ自身をブートストラップする事ができる。逆に、（い（つかの伝 送フレームからなる）長い伝送の各々は、既知データを伝送する周期で先行させ ることができる。この周期の間に、局部的に、既知データはストリップに関する 変調を得るために用いられ、そしてストリップ入力は、既知データが知られてい ないデータで置換された時のみにレイク出カリミント回路を切り替える。

加算回路４６の出力は、各サンプル出力を以前のそれと乗算する蔓によって一般 的な方法で差動的にデコードされる。この処理は差動デコード回路５０によって 実行される。

もし乗算器が両方の入力上において線形、すなわち数ビツト精密、であるならば 、エラー制御コーディングが伝送データに加えられるなら、この出力の振幅はソ フトデシジョンエラー補正デコードと共に用いることのできる適切なソフトデシ ジョン手段である。

前に説明された装置とは別に、直列レイク差分位相シフトキーイング（ＤＰＳＫ ）受信機を示す第３図を参照しながら別の装置が説明される。

第３図を参照すると、複素ディジタルマツチドフィルタ５２がそれぞれの線１． Ｑ上において、同相（ｉｎｐｈａｓｔ）および直交位相（ｑｕａｄｒａｔｕｒｅ ）信号を受ける。

このフィルタ５２は２つの出力線を持っており、その１つは１ビツト遅延装置５ ６の入力に接続されており、そして他は１ビツト遅延装置５８０入力に接続され ている。１ビツト遅延装置５６の出力は、平線形（ｈａｌｌｌｉｎｔａ＋）乗算 器６０の入力に接続されており、その出力はウィンナ形フィルタ６４の入力に接 続されている。

ウィンナ形フィルタ６４の出力は線形乗算器６８の入力に接続され、その出力は 加算回路７２の出力に接続される。１ビツト遅延装置５８の出力はさらに別の平 線形乗算器６２の入力に接続され、その出力はウィンナ形フィルタ６６の入力に 接続される。ウィンナ形フィルタ６６の出力は線形乗算器７０の入力に接続され 。

その出力は加算回路７２のさらに別の入力に接続される。加算回路７２の出力は 、さらに別の１ビット遅延回路７４０入力に、およびスイッチング装置８４の入 力に、接続される。１ビツト遅延装置７４の出力はさらに別の平線形乗算器７６ に接続され、その出力はアルファトラッカ回路７８に接続される。アルファトラ ッカ回路７８の出力はスレッショールド装置８０の入力に接続され、その出力は スイッチング装置８４を制御するために用いられる。スイッチング装置８４は積 分回路８２の入力に接続される。積分回路８２の出力は、リミット装置８６の入 力に、モして差動デコード回路８８の入力に、接続される。差動デコード回路８ ８は受信されたデータを発生する。リミット装置８６の出力は平線形乗算器６０ ，６２．７６のさらに別の入力に接続される。

メモリ５４は１ビット遅延装置５６．５８および７４のさらに別の入力に接続さ れ、そしてまたウィンナ形フィルタ６４および６６のさらに別の入力に、そして アルファトラッカ回路７８のさらに別の入力にも接続される。

第３図で示された回路の動作が説明される。

この回路は、各チップに関する遅延ウィンド内における各チップインターバルに 関する出力を発生する。

基本的な動作は、そのオフセットに関して受け取られた平均信号強度に依存して 、各連続するチップオフセットに関する各折しい出力が発生されて、積分器８２ として示されている加算機に供給されることを除いては、第２図のそれと同等で ある。信号の■コンポーネントは１ビツト遅延回路５６．平線形乗算器６０．ウ ィンナ形フィル、り６４．線形乗算器６８および加算回路７２を通過する。信号 のＱコンポーネントは、１ビツト遅延回路５８．平線形乗算器６２．ウィンナ形 フィルタ６６、線形乗算器７０および加算回路７２を通過する。現在ビットの受 信に関するスパンの終わりに達したとき、加算回路７２の出力はデータをストリ ップする目的から急激にクリップされ、そして差動的にデコードされてオーバー オール受信機出力を提供する。

加算回路７２の出力の制御は、第２図に関連して説明されたのと同様、スレッシ ョールド回路８０．アルファトラッカ７８．さらに別の平線形乗算器７６および １ビツト遅延装置７４によって制御されているスイッチング装置８４によって達 成される。積分回路８２の出力はハードなりミント装置８６に加えられ、その出 力は平線形乗算器６０，６２．７６のさらに別の入力にフィードバンクされる。

積分回路８２の出力もまた受信された出力データを発生させるために差動デコー ド回路８８を通過する。

１ビツト前の相応するチップを逆拡散するときに、１ビツト遅延装置と同様にウ ィンナ形フィルタおよびアルファトラッカ回路の各々の内容が、それらが持って いた内容と共に復旧されなければならないので、この実施例においてはメモリ５ ４が不可欠である。メモリ５４を含むということは、ウィンナ形フィルタおよび アルファトラッカ回路に、備えられている以上の多くの事柄を実行させることが 可能であるということでもある。

第４図を参照すると、パイロット信号と共に用いることがスリな２相位相シフト キーイング（Ｂ　Ｐ　Ｓ　Ｋ）受慣機が説明されている。第４図は、そのような 受信機への直列的なアプローチを表しており、そしてパイロット信号に関する複 素ディジタルマツチドフィルタ９０およびデータ信号に関する複素ディジタルマ ツチドフィルタ９２を含んでいる。入力信号の■およびＱコンポーネントはそれ ぞれ、フィルタ９０．９２のそれぞれの入力に加えられる。フィルタ９０は２つ の出力を持っており、各々はそれぞれウィンナ形フィルタ９４．９６に接続され ている。ウィンナ形フィルタの出力はそれぞれ線形乗算器１０２および１０４の 入力に、そしてまたそれぞれ別の線形乗算器１０８，１１０の第１および第２人 力にも接続されている。線形乗算器１０２．１０４のそれぞれからの出力は、加 算回路１０６のそれぞれの入力に加えられ、その出力はスイッチング装置１１８ の一方の側に接続される。スイッチング装置の別の側は、積分回路１２０の入力 に接続され、その出力は受信されたデータ信号を発生する。

乗算器１０８，１１０の出力は、各々、別の加算回路１１２のそれぞれの入力に 接続され、その出力はアルファトラッカ回路１１４の入力に接続される。アルフ ァトラッカ回路１１４の出力はスレッショールド回路１１６の入力に接続され、 その出力はスイッチング装置１１８を制御する。メモリ１１２は、１ビツト前の 相応するチップを逆拡散したときに持っていたそれらの内容を復旧させるために 、ウィンナ形フィルタ９４．９６．遅延回路９８，１００に、そしてアルファト ラッカ回路１１４に接続される。

第４図に示された受信機の動作が説明される。この説明が直列受信機に適用され るものであったとしても、ＢＰＳＫ受信機が並列形式で実現できるということは 明らかである。

信号の遅延拡散にわたる各１チツプインターバルに関するパイロットおよび信号 の両方の１およびＱコンポーネントをデ・スプレッドするために、分離されたコ レレータが必要である。これらのコレレータは基本的には同じであるが、しかし 異なるチップシーケンスを用いている。パイロット出力路上においては、■およ びＱコンポーネントはそれぞれウィンナ形フィルタ９４．９６に加えられ、それ らは対称的な構造と遅延を有している。このことは、より長い周期にわたる平均 化によって、そして予言の必要を回避することによって逆拡散される特定の遅延 において、より信頼性の高いキャリアコンポーネントの評価を提供する。パイロ ットは変調されていないので、ここではデータをストリップオフする必要がない ことに注目すべきである。

適切に遅延された逆拡散信号の位相および振幅を補正するために、遅延拡散にお ける適切なポイントに関するキャリアＩおよびＱコンポーネントの評価が用いら れる。フィルタの内容は、１ビツト内の各チップ位置に関してメモリ１２２から 復旧されなければならないので、ＢＰＳＫ受信機の場合においても同じ必要が適 用される。■およびＱコンポーネントそれぞれに関して、ウィンナ形フィルタ９ ４．９６の出力および遅延回路９８．１００からの出力は、線形乗算器１０２゜ １０４によって組み合わせられる。線形乗算器１０２゜１０４からの出力信号は 、加算回路１０６に加えられ、その出力はスイッチング装置１１８によって積分 回路１２０に接続される。スイッチング装置１１８の制御は、アルファトラッカ 回路１１４からの出力信号を受け取るスレッショールド回路１１６によって支配 されている。アルファトラッカ回路への入力は、ウィンナ形フィルタ９４．９６ それぞれからの出力を、その両方のそれぞれの入力において受け取る２つのさら に別の線形乗算器１０８，１１０からの出力信号を受ける加算回路１１２によっ て提供される。

前に説明したように加算回路１０６からの出力は、平均信号レベルの条件で発生 するスレッショールド回路１１６の制御の下で、スイッチング装置１１８を通し て積分回路１２０に供給される。積分回路１２０はレイクコンポーネント間の組 み合わせを行うために働く。

スレッショールドに関する信号測定は、さらに別の対の乗算回路１０８，１１０ によってパイロットから得られる。このことは、パイロット信号は一般的にデー タ信号よりも強く、そのため信号レベルのより正確な、（ノイズの少ない）評価 を与えることができるからである。第４図を参照しながら説明された実施例は、 パイロット信号が何のデータもなくても利用できるので、あらゆる判断エラーの 影響をも回避することができるため、データのストリップを必要とはしない。

データ信号がパイロット信号よりも強い場合においては、このことは高いデータ レート伝送に適用される。

第３図を参照して説明されたと同様の方法によって。

データ信号を基にして信号測定を実施することが好都合である。

第５図を参四しながら、マルチ位相差分位相シフトキーイング受信機が説明され る。

複素ディジタルマツチドフィルタ１２４は、同相。

■信号、および直交位相、Ｑ信号を受ける。フィルタ１２４は２つの出力線を持 っており、それぞれは線形乗算器１３６，１３８それぞれの第１人力に接続され る。フィルタ１２４の出力線はまた、１ビツト遅延回路１２６，１２８それぞれ の入力にも接続される。１ビツト遅延回路の出力はウィンナ形フィルタ１３２゜ １３４それぞれの入力に接続されている２つの出力線を持つ複素線形乗算回路１ ３０のそれぞれの入力に接続される。ウィンナ形フィルタ１３２，１３４の各々 からの出力は、線形乗算器１３６，１３８それぞれの第２人力に接続される。線 形乗算器１３６，１３８からの出力は、さらに別の１ビツト遅延回路１４０．１ ４２それぞれの入力に接続され、その出力はさらに別の複素線形乗算回路１４４ それぞれの人力に接続される。複素線形乗算回路１４４は、加算回路１４６の入 力に接続された２つの出力線を持っており、加算回路の出力はアルファトラッカ 回路１４８に接続される。

１ビツト遅延回路１２６，１２８，１４０，１４２゜ウィンナ形フィルタ１３２ ．１３４およびアルファトラッカ回路１４８の各々は、リフレッシュ目的のため にメモリ１７４に接続された付加的入力を持っている。

アルファトラッカ回路１４８からの出力は、スレッシシールド検出器１４９の入 力に接続され、その出力は２つのスイッチング装置１６４，１６６を制御すうよ うな方法で制御される。スイッチング装置１６４，１６６は線形乗算回路１３６ ，１３８それぞれの出力に接続され、そしてその出力を積分回路１６０，１６２ それぞれの入力に加えるように用いられる。各積分回路からの出力は、データ出 力信号を発生する差動デコード回路１７２に加えられる。積分回路１６０，１６ ２からの出力は、アルファベントにおけるもっとも近い位相ヘノーマライズされ た振幅およびスレッシゴールド回路１７０のそれぞれの入力に接続される。この 回路は、複素線形乗算回路１３０，１４４それぞれのさらに別の入力に各々が接 続されている２つの出力線を持つ、複素結合回路１６３のそれぞれの入力に接続 された２つの出力線を持っている。

第５図に示されている受信機の動作が説明される。

パイロット採取のためのストリップが複素線形乗算器１３０によって実行される ことを除いては、基本的な動作はＤＢＳＰＫ受信機に関するものと同様である。

さらに位相および振幅補正の後にＩおよびＱコンポーネントの両方において信号 エネルギーが存在するので、レイク組み合わせは両方において独立的に実行され ねばならない。この目的のために２つの分離された積分回路１６０，１６２が設 けられ、これらはＩおよびＱ信号の両方に関して異なるマルチパスコンポーネン トにわたって組み合わせを実行する。スレッショールドを行う目的のために信号 エネルギーの測定は、位相補正された信号からデータを除去することを必要とし 、そしてこのことはデータ評価と共にさらに別の複素線形乗算器１４４を用いる ことによって達成される。２つのスイッチング装置１６４，１６６は、積分回路 １６０．１６２の入力を制御するのに用いられる。データストリップのために、 積分回路１６０，１６２の出力はノーマライズされ、位相情報のみを含む複素数 を与える。この動作は回路１７０によって実行される。

ノーマライズの後には位相は、再び回路１７０によって、変調アルファベットに おいてもっとも近い位相に丸められている。データストリップは、このデータの 複素結合との複素乗算を要求し、そのため回路１７０からの出力は複素結合回路 １６８に加えられる。差動変調が用いられるので、ユーザーデータは差動デコー ダ１７２によって得られなければならない。積分回路１６０．１６２の現在の出 力は、複素数Ｚｎとして、そして前の出力はＺｎ−１として表され、そしてｎ番 目およびｎ−１番目の信号インターバルの間に差動的にエンコードされたデータ は、Ｚ、、Ｚ”、−＋の位相にもっとも近い変調アルファベットにおける位相を 選択することによって得ることができる。

スレッショールドを決める目的のための信号測定は、第６図に示すアーキテクチ ャ−を用いて、より都合よく説明される。

第６図は第５図に類似しており、そして同様なコンポーネントには同様な記号が 与えられており、そしてそれらの機能は第５図を参照しながら説明されているこ れら２つの図面の間の差異は、１ビツト遅延回路１４０．１４２および第２複素 線形乗算回路１４４の除去である。この回路は、それらの２つの入力それぞれに おいてウィンナ形フィルタ１３２，１３４からの出力を受ける２つのさらに別の 線形乗算器１７４，１７６によって置換されている。さらに別の線形乗算回路１ ７４，１７６の出力は加算口ＩＩｆ＋１４６に接続される。

エネルギー測定は、■およびＱ信号チャンネル上の評価を直接的に平方すること によって実行される。ウィンナ形フィルタにおいて行われる平均化によって、ビ ット毎に行われる第２乗算を実行する必要はもはやない。

パイロット信号をもつ多重位相シフトキーインク（ＭＰＳＫ）の一般的な場合に 関しては、可能なアーキテクチャ−は第７図に示されている。

第７図はコンプレヘンシブレイクＭＰＳＫ受信機を示している。この受信機はパ イロット信号のための第１複素デイジタルマツチドフイルタ１８０．およびデー タ信号のための第２複素デイジタルマツチドフイルタ１８２を含んでいる。入力 信号の同相！および直交位相Ｑコンポーネントは、両方のフィルタに加えられる 。パイロットフィルタ１８０は、各々がウィンナ形フィルタ１８４，１８６にそ れぞれ接続された２つの出力線を持っている。データ信号フィルタ１８２は、そ れぞれ遅延回路１８８．１９０の入力に各々が接続された２つの出力線を持って いる。ウィンナ形フィルタ１８４からの出力および遅延回路１８８からの出力は 、線形乗算器１９２それぞれの入力に接続されている。ウィンナ形フィルタ１８ ６からの、そして遅延回路１９０からの出力は、線形乗算器１９４それぞれの入 力に接続されている。２つの別の線形乗算器１９６゜１９８はそれぞれ、それら の入力においてウィンナ形フィルタ１８４，１８６のそれぞれ１つからの出力を 受け取る。線形乗算器１９２，１９４からの出力は、スイッチング装置２１０， ２１２それぞれの入力に接続される。さらに別の線形乗算器１９６．１９８から の出力は、加算回路２００の入力それぞれに加えられる。加算回路２００の出力 は、アルファトラッカ回路２０２の入力に接続され、その出力はスレッショール ド検出回路２０４の入力に加えられる。スレッショールド検出回路２０４からの 出力は、スイッチング装置２１０．２１２を制御するために用いられる。２つの 積分回路２０６，２０８は、スイッチング装置２１ｏ。

２１２それぞれのさらに別の入力に接続されたそれらの入力を持っており、そし てその積分回路からの出力は、データ出力を発生するためにアルファベットにお けるもっとも近い位相を選択する回路２１４に加えられる。

マルチレベルＰＳＫ受信機とＢＰＳＫ受信機との間の差異は単に、同相■、直交 位相Ｑコンポーネントがコンバイナ内で分離的に取り扱われるということであり 、また復調が、受信された信号の位相にもっとも近い変調アルファベントにおけ る位相を選択することによって実行されることである。受信された信号が、送信 源においてエンコードされたフォワードエラー補正されているのであれば、２つ の積分回路２０６．２０８の出力における複素信号は自己判断情報を提供するの に直接的に用いられる。

第２図から第７図を参照しながら説明されたような、曲の受信機は、拡散コード が既に重要なマルチパスコンポーネントの全てがコレレータのパンクに関連する 逆拡散機能のスパン内にあるように同期されていると仮定している。

初期的な同期はいくつかの方法で実施できる。パイロットのない場合においては 、変調されていない信号が初期同期位相の間に送信されると仮定する。コレレー タのパンクが並列に広い遅延拡散をカバーしているのでコード位相のセットがコ レレータに加えられ、そして測定回路は重要なエネルギーに関して試験するよう なブロックサーチ計画において、これを用いることができる。エネルギー測定回 路いずれにも重要なエネルギーが見いだされないならば、コレレータに加えられ たコード位相のセットは次の隣接する（非オーバーラツプの）遅延の範囲をカバ ーするために前進または後退ステップされ、そして信号が見いだされるが、また は完全に不確実ウィンドウがカバーされるまでは繰り返される。後者の場合には 、コード位相のセットは、最初に、または不確実なウィンドウの終わりにリセッ トされる。逆に、サーチ計画がこのポイントから戻り方向に進むこともできる。

最後に１つのコレレータが重要なエネルギーを発見した時に、−次的なサーチ計 画が停止する。この段階において、信号遅延拡散の部分はコレレータのパンクの コードスパンによってカバーされている。次に、信号の遅延された拡散上のコー ドスパンの初期的な中心合わせを実行するために必要な二次的検出計画が行われ る。一旦全ての重要なマルチパスコンポーネントが検出されたならば、受信機の 時間拡散ウィンドウによって検出された最初の、そして最後の重要なマルチパス コンポーネントが識別される。この段階においては、マルチパスコンポーネント は時間拡散ウィンドウのいずれかの側に存在し、両側には存在しない。正確な整 列が行われるための、たった１つの方法は、以下の２つの仮定を試験してみるこ とであり、 １）コード位相をシフトし、発見された最初の路をカバーしているスパンのスタ ートに近づける。平均化の周期の後、新しい最後の路が取り上げられる。最初お よび最後の路の間の時間（コレレータ数）における差異が、この場合に関する捕 捉された゛遅延拡散を与える。

２）コード位相をシフトし、発見されたもともとの最後の路をカバーしているス パンの終わりに近づくように移動させる。平均化の周期の後、新しいもっとも早 い路が取り上げられる。最初および最後の路の間の時間における差異が、この場 合に関する捕捉された遅延拡散を与える。

最終的にコードタイミングは、どちらがより大きな補足された遅延拡散を与える かによって、１の場合または２の場合の位置に整列される。

コード位相のシフトは、メモリ内の場所へのポインタの移動によって達成できる 。フィルタまたは遅延回路の内容を物理的にコピーする必要はない。並列な場合 においては、稚々のフィルタおよび遅延回路の内容をシフトさせるか、または効 果的であるならば、各レイクフィンガおよびオーバーオールシフトレジスタとの 間の接続を再書き込みするかのいずれかが必要となる。

初期同期がいったん達成されたならば、信号の遅延拡散上の中心となるコードカ バー範囲を維持するためにオーバーオール同期を保持することが必要となる。

これは以下のようにして行われ、 １）信号遅延拡散が常に重要なマージンによって越えられていることを保証でき る程度に受信機の時間拡散ウィンドウが十分に大きければ、タイミング制御は、 時間拡散ウィンドウ上に中心合わせされた現在の最初に、そして最後に検出され た信号コンポーネントを保持するために規則正しくコードタイミングを更新する ことによって行うことができる。

２）もし上記が保証できないのであれば、分離されたスライディングコレレータ を用いてウィンドウの外側をサーチする必要がある。しかし、オーバーオール遅 延拡散の中心は、路長におけるオーバーオール変化にのみ依存して極めてゆっ（ りと変化するので、簡単な単独のコレレータでこの場合には十分である。

５業技術者にとっては、上に述べられた受信機アーキテクチャ−がＧＢ特許出願 第９３０９７４８．３号に記載されているようなデュアルパス受信機アーキテク チャ−にも容易に拡大できるということを理解できるであろう。

Δ フロントページの続き （５１）　Ｉｎｔ、　Ｃ１，６識別記号　庁内整理番号ＨＯ４Ｌ　２７１０１ ９２９７−５Ｋ （８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＥ、ＩＴ、ＬＵ、ＭＣ，ＮＬ、　ＰＴ、　Ｓ Ｅ）、　ＣＮ、ＦＩ、ＪＰ、　ＵＳＩ ＨＯ４Ｌ　２７１００　Ｋ

Claims (1)

1. 【特許請求の範囲】 １．固定および移動無線ユニット間の直接シーケンススペクトル拡散を用いるデ ィジタル無線リンクを提供する設備において用いられる装置において、ディジタ ル相関機能（関数）のブロックが、受信されるべき信号の最大遅延拡散と同じ次 数の拡散コード位相の隣接スパンをカバーするように各々がレイクフィンガを備 える複数のディジクルコレレータ（相関器）を含むレイク受信機と、 いくつかのコレレークからのマルチパスコンポーネントから得られるエネルギー を組み合わせる（結合する）ように配置された加算装置と、を含むことを特徴と する、ディジタル無線リンクを提供する設備において用いられる装置。 ２．レイク受信機が、コレレータ出力信号におけるミスタイムの（タイミング誤 りのある）信号コンポーネントの回復を行うために受信相関機能（関数）を生成 するためのナイキスト型の受信および送信フィルタを含むような、請求項１に記 載の装置。 ３．レイクフィンガが並列に配置され、そして各レイクフィンガが、これを通し て入力信号が通過するシフトレジスタ装置の段にそれぞれ接続されたディジタル コレレータ装置を含み、前記ディジタルコレレータ装置は遅延装置を通して、第 １乗算装置の第１入力に、そして第２乗算装置の第１入力に接続される２つの出 力線を持ち、前記第２乗算装置は、前記第１乗算装置の第２入力に接続される出 力を持つウィンナ形フィルタに接続される出力を持ち、前記第１乗算装置はスイ ッチング装置に接続された出力およびさらに別の遅延装置を通して第３乗算装置 に接続された出力とを持つさらに別の加算装置に接続されているそれらそれぞれ の出力を持ち、前記第３乗算装置からの出力は前記スイッチング装置を制御する ための出力信号を発生するスレッショールド信号に接続される出力を持つトラッ キング装置の入力に接続され、そして前記スイッチング装置の動作に依存して、 前記さらに別の加算装置からの出力は前記レイクフィンガのそれぞれからの信号 を受け取る前記加算装置の入力に加えられ、前記加算装置は第２乗算装置の各々 に関するフィードパック制御信号を発生するための積分装置に加えられる出力信 号を発生し、前記加算回路からの前記出力はまた受信されたデータ出力信号を発 生するための差動デコード回路にも加えられるような、請求項２に記載の装置。 ４．入力信号の同相および直交位相コンポーネントを受けるように配置されたデ ィジタルフィルタ装置を食む単に１つのレイクフィンガを持ち、２つの出力線を 持つ前記フィルタ装置は遅延回路を通して第１乗算装置の第１入力に、および第 ２乗算装置の入力に接続され、前記第２乗算装置はウィンナ形フィルタの入力に 接続された出力を持ち、その出力は前記第１乗算装置の第２入力に接続され、各 第１乗算装置からの出力は加算装置の入力に加えられ、その出力は遅延装置を通 して、トラッキング装置の入力に接続される出力をもつ第３乗算装置に加えられ 、前記トラッキング装置からの出力はスレッショールド装置に加えられ、その出 力はスイッチング装置を制御するのに用いられ、前記スイッチング装置は前記加 算装置の出力に接続それ、そして積分装置への前記出力を切り替えるように配置 され、その出力は前記第２乗算装置のさらに別の入力に加えられる出力を発生す るリミット装置の入力に接続され、前記積分装置からの前記出力は、受信された データ出力信号を発生するように配置された差動デコード回路にさらに加えられ るような、請求項２に記載の装置。 ５．レイク受信機が差分位相シフトキーイング信号を取り扱うように配置されて いるような、請求項３および請求項４に記載の装置。 ６．ディジタルフィルタ装置がパイロット信号のために、そしてデータ信号のた めにそれぞれ設けられ、端々は入力信号の同相および直交位相コンポーネントを 受けるように配置され、パイロット信号を取り扱うための前記フィルタはウィン ナ形フィルタに接続されたその出力を持ち、その出力は第１乗算装置の第１入力 に、そして第２乗算装置の第１および第２入力に接続され、データ信号を取り扱 うための前記フィルタが遅延装置を通して前記第１乗算装置の第２入力に接続さ れているその出力を持ち、前記第１乗算装置からの出力は第１加算装置それぞれ の入力に加えられ、前記第１加算装置はスイッチング装置に接続された出力を持 ち、前記第２乗算装置は第２加算装置それぞれの入力に接続された出力を持ち、 その出力はトラッキング装置の入力に接続され、前記トラッキング装置は前記ス イッチング装置を制御するように配置されたスレッショールド装置に接続され、 そして前記スイッチング装置の動作に従って、前記第１加算装置からの出力が受 信されたデータ信号を出力において発生する積分装置の入力に加えられるような 、請求項２に記載の装置。 ７．２相位格シフトキーイング信号を取り扱うように配置されているような、請 求項６に記載の装置。 ８．複数のレイクフィンガが並列に配置されているような、請求項６または請求 項７に記載の装置９．レイク受信機が、レイクフィンガの直列および並列組み合 わせを含むような、請求項８に記載の装置１０．マルチレベル差分位相シフトキ ーイング信号を取り扱うように配置されている装置、前記装置は入力信号の同相 および直交位相コンポーネントを受けるように配置されたディジタルフィルタ装 置を含み、前記フィルタは遅延装置を通して、乗算装置の第１入力に、そして第 １複素線形乗算装置の入力に接続された２つの出力線を持ち、前記複素線形乗算 装置はウィンナ形フィルタそれぞれに接続された出力を持ち、前記フィルタは前 記乗算装置の第２入力に接続された出力を持ち、前記乗算装置からの出力は遅延 装置を通してさらに別の複素線形乗算装置の入力に、そしてそれぞれのスイッチ ング装置に接続され、前記さらに別の複素線形乗算装置はさらに別の加算装置に 接続されたその出力を持ち、その出力はトラッキング装置の入力に加えられ、前 記トラッキング装置からの出力は前記スイッチング装置を制卸するための出力信 号を提供するように配置されたスレッショールド装置に接続され、前記スイッチ ング装置は前記乗算装置からの出力を積分装置それぞれの入力に切り替えるよう 動作させ、前記積分装置はデータ出力信号を発生するよう配置された差動デコー ド回路に接続されたそれらの出力を持ち、前記積分回路からの前記出力は振幅お よびスレッショールドをアルファベットにおけるもっとも近い位相にノーマライ ズするよう、そして結合回路装置によって処理されるために出力信号を発生する よう配置された回路入力に加えられ、前記結合回路装置は前記複素線形乗算装置 および前記さらに別の複素線形乗算装置のそれぞれの２つのさらに別の入力に加 えられる出力信号を発生するような、請求項２に記載の装置。 １１．前記さらに別の複素線形乗算装置およびそれと共に和み合わせられる遅延 装置が、それぞれがウィンナ形フィルタそれぞれからの出力をその入力で受ける ように配置された２つのさらに別の乗算装置によって置換されるような、請求項 １０に記載の装置、１２．複数のレイクフィンガが並列に配置されているような 、請求項１０に記載の装置。 １３．複数のレイクフィンガが並列に配置されているような、請求項１１に記載 の装置。 １４．レイクフィンガの直列／並列組み合わせを含んでいるような、請求項１０ または１１に記載の装置１５．１つのディジタルフィルタ装置がパイロット信号 のために設けられ、そしてさらに別のディジタルフィルタ装置がデータ信号のた めに設けられ、前記複数のフィルタが入力信号の同相および直交位相コンポーネ ントの両方を受けるように配置され、前記パイロット俗号を取り扱う前記フィル タはウィンナ形フィルタそれぞれの入力に接続されるように各々が配置された２ つの出力を持ち、その出力は第１乗算装置の入力に、そしてさらに別の乗算装置 の第１および第２入力に接続され、前記データ信号を取り扱う前記フィルタは遅 延装置を通して前記第１乗算表置それぞれの第２入力に接枕されるよう配置され た２つの出力を持ち、前記第１乗算装置の出力はスイッチング装置それぞれの入 力に接続され、前記さらに別の乗算装置はさらに別の加算装置それぞれの入力に 接続された出力を持ち、その出力はトラッキング装置に接続され、前記トラッキ ング装置の出力は前記スイッチング装置を制御するための出力信号を発生するよ うに配置されたスレッショールド装置に加えられ、前記スイッチング装置は前記 第１乗算装置からの前記出力を積分装置それぞれの入力に加えさせるようにし、 前記積分装置はデータ出力信号を発生するためにアルファベットにおいて最も近 い位相を選択する回路装置に接続されている出力を持っているような、請求項２ に記載の装置。 １６．直列、並列または直列／並列組み合わせにおいてマルチ位相シフトキーイ ング信号を取り扱うよう配置されているような、請求項１５に記載の装置。 １７．前のビット周期に関する精報を持つそれらの内容をリフレッシュするため に、メモリ装置が前記遅延装置、ウィンナ形フィルタおよびトラッキング装置に 接続されているような、請求項４、請求項６、請求項１０、請求項１１および請 求項１５に記載の装置。 １８．同期を提供するために、前記コレレータは、遅延の次の隣接範囲をカバー するよう、信号が発見されるか、または前もって決められた全範囲がカバーされ るかまで、前進方向または後退方向に階段的に（ステップ付けて）それらに加え られるコード位相のセットを持つような、前出いずれかに記載の装置。 １９．望ましい範囲の外側を走査するよう配置された１つまたはそれ以上のスラ イディングコレレータによって同期が提供されるような、請求項１から請求項１ ７までのいずれかに記載の装置。 ２０．ウィンナ形フィルタがデュアルパスウィンナ形フィルタであるような、請 求項３から請求項１９までのいずれかに記載の装置。