JPH0752402B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、更に詳述すれば、パイ
プライン処理機構を備え、且つ可変長の命令をプログラ
ムデバッグ等のために１命令ずつパイプライン処理機構
で実行するトレースモードの実行が可能なデータ処理装
置に関する。

〔従来の技術〕

データ処理装置の処理速度を高速化する目的でパイプラ
イン処理機構が一般的に採用されている。

第２図は従来の一般的なパイプライン処理機構を有する
データ処理装置の要部の構成を示すブロック図である。

図中、参照符号１は命令フェッチ部であり、図示しない
命令メモリからデータバス６を介して命令コードをフェ
ッチする。

命令フェッチ部１には、フェッチされた命令コードを一
時的に格納する命令キュー11と、命令フェッチのための
制御を実行する命令フェッチ制御回路12とが含まれてい
る。

２は命令デコード部であり、命令キュー11に格納されて
いる命令コードをデコードし、その結果を命令実行部３
に与える。

命令実行部３は命令コードのデコード結果に従って実際
に命令を実行する。

このような従来のデータ処理装置の動作は以下の如くで
ある。

命令フェッチ部１は命令フェッチ制御回路12の制御に従
って、図示しない命令メモリからデータバス６を介して
命令コードをフェッチし、命令キュー11に格納する。

命令デコード部２は、命令キュー11に格納されている命
令コードを取出してデコードし、そのデコード結果を命
令実行部３へ出力する。

命令実行部３は命令デコード部２から与えられたデコー
ド結果に従って演算を実行し、必要に応じて演算結果を
その格納先のアドレスをアドレスバス７へ、また演算結
果のデータをデータバス６へ出力することにより、メモ
リ等に書込む。

このように、パイプライン処理機構を有するデータ処理
装置では、それぞれの命令で指定される処理は、フェッ
チ，デコード，実行の３ステップに分解され、それぞれ
のステップが順次的に処理されることにより実行され
る。そして、それぞれのステップでの処理は並列実行可
能であるので、たとえば第１の命令が命令実行部３にお
いて処理されている間に第２の命令が命令デコード部２
においてデコードされ、第３の命令が命令フェッチ部１
において命令メモリからフェッチされるというように、
複数の命令をパイプライン処理機構で同時的に並列実行
することが可能になる。

従って、第２図に示した３ステップのパイプライン処理
機構では、パイプライン処理機構を有さないデータ処理
装置に比して一般的には３倍の処理能力を発揮すること
になる。

また、メモリアクセス、即ちメモリからの命令，データ
等の読出し及びメモリへのデータの書込みはパイプライ
ン処理機構での処理に比して一般的に低速である。この
ため、命令キュー11によりメモリから命令コードをフェ
ッチする速度と、命令デコード部２において命令コード
を処理する速度との差を吸収するために、命令キュー11
では可能な限り、具体的には命令キュー11に空きがあり
データバス６が使用可能な限り命令メモリから命令コー
ドの先取り（プリフェッチ）を行う。

ところで、上述のようなパイプライン処理機構を有する
データ処理装置においてはプログラムデバッグ等の目的
で、パイプライン処理機構へ１命令のみを取込んで順次
実行させることがある。このような命令の処理状態はト
レースモードと称され、一方前述したパイプライン処理
機構の各ステップによるパイプライン処理を行う状態は
ノーマルモードと称される。

トレースモードの場合、命令フェッチ部１はノーマルモ
ード時と同様に、命令メモリから命令コードをフェッチ
して命令キュー11に格納する。

命令デコード部２は命令キュー11に格納されている命令
コードを取出してデコードし、デコード結果を命令実行
部３へ出力する。この後、命令デコード部２はこの命令
のデコード結果に対する命令実行部３での処理が完了す
るまで他の命令のデコード処理は行わない。

命令実行部３は命令デコード部２から与えられた命令コ
ードのデコード結果に従って指定された演算を実行し、
必要に応じて演算結果をメモリに書込むことはノーマル
モード時と同様である。

〔発明が解決しようとする課題〕

以上のような従来のパイプライン処理機構を有するデー
タ処理装置では、命令コードの長さが一定でない命令
（可変長命令）を取り扱う場合、命令を命令デコード部
２でデコードした後でないとその命令長が判明しない。
このため、命令キュー11への命令コードの取込みはトレ
ースモード時においてもノーマルモード時と同様に行わ
れている。

このように、トレースモード時において命令キュー11へ
の命令コードの取込みがノーマルモード時と同様に行わ
れる従来のデータ処理装置では、プログラムにバグがあ
って命令実行部３において実行された結果にエラーが発
生した場合、実行されない命令に対するメモリアクセス
が行われているので、エラーを発生した命令を特定する
ことが容易ではなく、プログラムデバッグに困難を伴
う。

本発明はこのような事情に鑑みてなされたものであり、
トレースモード時にはパイプライン処理機構上で実行さ
れる１命令分のみを命令キュー11に格納して不必要なメ
モリアクセスを行わないことにより、命令実行部でエラ
ーが発生したような場合のプログラムデバッグを容易に
したデータ処理装置の提供を目的とする。

〔課題を解決するための手段〕

本発明のデータ処理装置は、命令を１命令づつパイプラ
イン処理機構で処理するトレースモード時には、命令デ
コード部でのデコード結果に応じて命令フェッチ部に命
令フェッチの１単位づつ命令コードをフェッチさせる制
御回路を備えている。

〔作用〕

本発明のデータ処理装置では、トレースモード時には命
令デコード部でのデコード結果に応じて必要な分だけ命
令コードがフェッチされるので、１命令分に対応する命
令コードのみが命令フェッチ部にフェッチされ格納され
る。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

なお、本発明のデータ処理装置で取り扱う命令はハーフ
ワード単位の可変長とする。１ワードとは、命令コード
の長さを表すためのある長さの単位（たとえば16ビット
＝２バイト等）である。

また、それぞれの命令は、実行すべき演算を指定するた
めのオペレーションコードと、演算の対象となるデータ
に関する情報を表すオペランドとにて構成されている。
オペレーションコードは１ハーフワード，オペランドは
０乃至２ハーフワードが指定可能であり、従って命令長
は１ハーフワードから３ハーフワードまでの間になる。

第１図は本発明に係るデータ処理装置の要部の一構成例
を示すブロック図である。

図中、参照符号１は命令フェッチ部であり、図示しない
命令メモリからデータバス６を介して命令コードをフェ
ッチする。

命令フェッチ部１には、フェッチされた命令コードを４
ワード（８ハーフワード）まで一時的に格納可能な命令
キュー11と、命令フェッチのための制御を実行する命令
フェッチ制御回路12と、命令フェッチ切換回路13とが含
まれている。なお、命令キュー11は破線にて８等分され
ているが、これは各区画がそれぞれ１ハーフワードを格
納する容量であることを表している。

命令フェッチ部１は、後述する命令実行部３から出力さ
れる命令処理開始信号32が与えられると処理を開始す
る。

また命令フェッチ切換回路13には、命令キュー11から通
常フェッチ要求信号15と命令実行部３からトレースモー
ド信号31と、後述する命令デコード部２からトレースモ
ードフェッチ要求信号14とが与えられており、これらの
信号に従って命令フェッチ制御回路12に指示を与える。

具体的には、命令フェッチ切換回路13は二つの２入力AN
Dゲート21,22と一つの２入力ORゲート23とで構成されて
いる。

第１のANDゲート21の一方の入力には通常フェッチ要求
信号15が、他方の入力にはトレースモード信号31の反転
信号が与えられている。第２のANDゲート22の一方の入
力にはトレースモードフェッチ要求信号14が、他方の入
力にはトレースモード信号31が与えられている。そし
て、両ANDゲート21,22の出力がORゲート23の両入力に与
えられ、ORゲート23の出力が命令フェッチ制御回路12に
与えられている。

従って、トレースモード信号31が無効（ローレベル）で
ある場合、第１のANDゲート21がイネーブル状態になる
ので、通常フェッチ要求信号15が有効（ハイレベル）に
なればこれが命令フェッチ制御回路12に与えられる。一
方、トレースモード信号31が有効である場合、第２のAN
Dゲート22がイネーブル状態になるので、トレースモー
ドフェッチ要求信号14が有効になればこれが命令フェッ
チ制御回路12に与えられる。

２は命令デコード部であり、命令キュー11に格納されて
いる命令コードをデコードし、その結果を命令実行部３
に与える。また、命令デコード部２には命令実行部３か
らトレースモード信号31及び命令処理開始信号32も与え
られており、これらの信号及び自身のデコード処理状態
に応じてトレースモード時には、命令フェッチ部１に対
して１ワード単位でのフェッチを要求するトレースモー
ドフェッチ要求信号14を出力する。

命令実行部３は命令コードのデコード結果に従って実際
に命令を実行する。また、命令フェッチ部１及び命令デ
コード部２に対してトレースモード信号31及び命令処理
開始信号32を出力する。

このように構成された本発明のデータ処理装置の動作は
以下の如くである。

命令実行部３から命令処理開始信号32が出力されると、
これが命令フェッチ部１及び命令デコード部２に与えら
れて処理が開始される。

ノーマルモードにおいてはトレースモード信号31は無効
状態にされる。そして、命令フェッチ部１は命令フェッ
チ制御回路12の制御に従って、図示しない命令メモリか
らデータバス６を介して命令コードをフェッチし、命令
キュー11に格納する。この命令フェッチ部１による命令
コードのフェッチは、命令キュー11に空きがある限り、
データバス６が空いている時間を利用して１ワード単位
で反復される。

具体的には、命令キュー11に空きがあれば命令キュー11
は命令フェッチ切換回路13に対して通常フェッチ要求信
号15を出力するが、トレースモード信号31が無効である
ので、命令フェッチ切換回路13は通常フェッチ要求信号
15を選択して命令フェッチ制御回路12へ与える。これに
より命令フェッチ制御回路12は、命令キュー11から通常
フェッチ要求信号15が出力される都度、１ワード単位で
命令コードをフェッチし、命令キュー11に格納する。こ
の際、命令キュー11に更に空きがあれば、命令キュー11
は再度通常フェッチ要求信号15を出力するので、命令フ
ェッチ制御回路12は更に１ワードをフェッチする。

命令デコード部２は、命令キュー11に格納されている命
令コードを取出してデコードし、そのデコード結果を命
令実行部３へ出力する。

この命令デコード部２による命令コードのデコードは、
まず命令キュー11からオペレーションコードを１ハーフ
ワード取出してデコードし、オペランドのワード数を決
定する。次に、必要なオペランドを命令キュー11から取
出してデコードし、先のオペレーションコードのデコー
ド結果と併せて命令実行部３へ出力する。

命令実行部３は命令デコード部２から与えられたデコー
ド結果に従って演算を実行し、必要に応じて演算結果を
その格納先のアドレスをアドレスバス７へ、また演算結
果のデータをデータバス６へ出力することにより、メモ
リ等に書込む。

このように、本発明のデータ処理装置では、ノーマルモ
ード時に命令フェッチ部1,命令デコード部２及び命令実
行部３がそれぞれ独立して処理を実行するので、たとえ
ば第１の命令が命令実行部３において処理されている間
に第２の実行が命令デコード部２においてデコードさ
れ、第３の命令が命令フェッチ部１において命令メモリ
からフェッチされるというように、複数の命令をパイプ
ライン処理機構の中で同時的に実行することが可能にな
る。

従って、第１図に示した３ステップのパイプライン処理
機構では、パイプライン処理機構を有さないデータ処理
装置に比して一般的には３倍の処理能力を発揮すること
になる。

トレースモード時においては命令実行部３から出力され
るトレースモード信号31が有効になる。このトレースモ
ード信号31が有効になることにより、命令フェッチ切換
回路13は命令デコード部２から出力されるトレースモー
ドフェッチ要求信号14を選択して命令フェッチ制御回路
12へ与える。

命令フェッチ部１はノーマルモード時と同様に命令メモ
リから命令コードをフェッチして命令キュー11に格納す
るが、この際の制御はトレースモード信号31により司ら
れており、トレースモードフェッチ要求信号14が一度有
効になる都度、命令フェッチ制御回路12は１ワードのみ
をフェッチして命令キュー11に格納する。

命令デコード部２は命令キュー11に格納されている命令
コードの内のオペレーションコード部分に相当する１ハ
ーフワードを取出してデコードする。デコード結果が２
ハーフワードのオペランドを要求している場合には、命
令キュー11には１ハーフワードしか残っていない（最初
にフェッチされたのは１ワードであり、そこからオペレ
ーションコード分の１ハーフワードが既に命令デコード
部２に取込まれている）ので、命令デコード部２は再度
トレースモードフェッチ要求信号14を出力する。

トレースモードフェッチ要求信号14が再度出力されるこ
とにより、命令フェッチ部１は次の１ワードをフェッチ
して命令キュー11に格納する。

これで命令キュー11には３ハーフワード分が格納されて
いるので、命令デコード部２はその内の２ハーフワード
分を取出してデコードし、先のオペレーションコードの
デコード結果と併せて命令実行部３へ出力する。

また命令デコード部２は、命令実行部３から出力されて
いるトレースモード信号31が有効である場合には、１命
令のデコードが完了した後、そのデコード結果に対する
命令実行部３での処理が完了するまで他の命令コードの
デコード処理は行わない。

命令実行部３は命令デコード部２から与えられた命令コ
ードのデコード結果に従って指定された演算を実行し、
必要に応じて演算結果をメモリに書込むことはノーマル
モード時と同様である。

そして、１命令についての実行処理が完了した場合には
命令処理開始信号32を出力する。この命令処理開始信号
32が出力されることにより、命令フェッチ部１及び命令
デコード部２は上述の如きトレースモードでの処理を再
度実行する。

なお、上記実施例ではパイプライン処理機構は命令フェ
ッチ部1,命令デコード部２及び命令実行部３の３ステッ
プで構成されているが、更に多くのステップで構成され
ているデータ処理装置に対しても本発明は適用可能であ
る。

〔発明の効果〕

以上のように本発明のデータ処理装置では、ノーマルモ
ード時には命令フェッチ部，命令デコード部及び命令実
行部が独立に並列動作して複数の命令をパイプライン処
理する。またトレースモード時には１命令の命令コード
のみをフェッチしてデコードし、実行する。このため、
必要なメモリアクセスのみが実行されて不必要なメモリ
アクセスは行われないので、プログラムデバッグが容易
になる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の一構成例を示す
ブロック図、第２図は従来のパイプライン処理機構を有
するデータ処理装置の構成例を示すブロック図である。 １……命令フェッチ部、２……命令デコード部、３……
命令実行部、11……命令キュー、12……命令フェッチ制
御回路、13……命令フェッチ切換回路 なお、各図中同一符号は同一又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】可変長の命令を所定の単位に分割して先取
   りする命令フェッチ部と、該命令フェッチ部が先取りし
   た命令を一時的に格納する複数単位の容量の記憶手段
   と、該記憶手段に格納されている命令をデコードする命
   令デコード部と、該命令デコード部によるデコード結果
   に従って命令を実行する命令実行部とを有するパイプラ
   イン処理機構により命令をパイプライン処理するデータ
   処理装置において、 前記パイプライン処理機構により１命令の処理が完了し
   た後に次の命令の処理を開始するトレースモード時に、
   前記記憶手段に命令の１単位を格納し、その格納内容に
   ついての前記命令デコード部のデコード結果に応じて前
   記命令フェッチ部に前記命令の続きを１単位ずつフェッ
   チさせる制御回路を備えたことを特徴とするデータ処理
   装置。