JPH0812601B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、ストアードプログラム制御のデータ処理装
置に関し、とくに実行している命令の語長に対応してプ
ログラムアドレス値を更新する機構に関する。

〔技術の背景〕

ストアードプログラム制御のデータ処理装置は、プロ
グラムアドレス情報を保持するカウンタの内容でメモリ
をアドレス指定しそこから命令語を読み出し、該命令語
を解読して対応するデータ転送・演算操作などの処理を
実行している。

装置の処理速度を支配する要因は命令語の読み出し
（以下、命令フェッチという）時間及び処理データの読
み・書きの為のメモリアクセス時間である。従って、デ
ータ処理装置の内部レジスタ情報を処理している時に処
理データアクセスの無いメモリから次に実行すべき命令
語を先行してフェッチし、これによってメモリアクセス
の効率を向上させ処理速度を高める、いわゆる先行命令
フェッチ手法が取られている。

前述の高速化手法では、先行フェッチした命令語をバ
ッファレジスタに記憶させて、該バッファの命令語に基
いて命令デコード、データ転送、演算操作などの定めら
れた処理を実行している。しかし、処理データとしてメ
モリをアクセスする命令が頻繁に実行される場合、先の
手法ではメモリから命令語のフェッチが出来ないため、
実行する命令の種類、プログラムに依存して命令語の先
行フェッチ可能な状態が変化する。この状態変化の影響
を受けずにメモリアクセスの効率を高めて高速処理を実
現するには、先行フェッチされる命令語のバッファ記憶
容量を増すことが有効であり、複数語容量のバッファ記
憶を備えた装置が提案されている。

複数語容量の命令バッファを備えたデータ処理装置で
は、バッファ記憶の入力と出力に対応して、命令語を読
み出すメモリアドレスを指定するポインタ（以下、フェ
ッチポインタという）と、実行過程の命令語アドレスを
保持するカウンタ（以下、プログラムカウンタという）
との２種類のハードウェアレジスタを備えるのが通例で
ある。

前者のフェッチポインタ制御は、命令語を先行フェッ
チして命令バッファに格納する動作に連動し、次にフェ
ッチすべき命令のアドレス値に更新するもので、単純な
論理回路にて実現できる。しかし、後者のプログラムカ
ウンタ制御は、命令語長に対応したカウンタ情報の更新
や、分岐命令の実行における分岐アドレス値のロード
や、サブルーチンのコール・リターン命令におけるスタ
ックへの退避・復帰など単純な加算処理では実行できな
い複雑な処理が必要である。

〔従来技術と問題点〕

基本的な先行フェッチ制御のデータ処理装置のブロッ
ク構成を第１図に示して説明する。第１図の装置は、プ
ログラム及び処理データを記憶するメモリ20と、実行す
る命令語を保持する命令レジスタ40と、前記命令レジス
タ40の命令語を解読して装置各部への制御信号500を発
生する命令デコーダ50と、算術論理演算の処理をする演
算回路60と、プログラムアドレスを保持するプログラム
カウンタ70と、データ転送及び演算等の処理データを記
憶し多目的に使用される汎用レジスタ80と、処理データ
等を一時記憶するテンポラリレジスタ90に加え、先行フ
ェッチ制御のためのフェッチアドレスを保持するフェッ
チポインタ10と、先行フェッチの命令語情報を記憶する
命令バッファ30とから成り、データバス100を介して装
置各部の間でデータ転送する。

一般にデータ処理装置では、メモリ操作命令に比較し
て汎用レジスタ操作命令はｉ）種類が多い、ii）命令語
長が短かい、iii）処理時間が短かい等の利点が有るこ
とから汎用レジスタを使用してデータ処理を行うことが
多い。

汎用レジスタ操作命令の実行では、データバス100を
介して演算回路60と汎用レジスタ80の間でデータ転送が
行われ、メモリ20がアクセスされ入出力線202を介して
メモリデータが転送されることは無く、フェッチポイン
タ10でメモリ20をアドレス指定して命令語をデータ線20
1に読み出し命令バッファ30に格納でき、命令の実行と
続く命令のフェッチとを並列に処理させデータ処理装置
の命令処理時間を短縮できる。

命令バッファ30の記憶容量を増せば前記先行フェッチ
が有効に働き命令バッファ30には実行すべき命令語が十
分に記憶された状態を保つことができる。しかしながら
該状態においては、 メモリ20、演算回路60、プログラムカウンタ70、汎用
レジスタ80、テンポラリレジスタ90などの装置各部の間
でデータ転送・演算操作をするところの命令処理シーケ
ンスの実行時間が命令処理時間を決定してしまうことに
なり、命令処理シーケンスを短縮できる機構が提供され
れば命令処理時間をさらに短縮することが出来る。

ここで、命令処理シーケンスは、データ転送・演算な
ど命令機能として定義された処理の実行と、命令実行に
連動したプログラムアドレスの更新とに分類され、本発
明は後者に関係するもので、以下プログラムアドレスの
制御を中心に説明する。

データ処理装置の命令語にはオペレーション指定だけ
の単語長命令以外に処理定数やアドレス指定部を含んだ
複数語長の命令があり、いずれも命令バッファから１語
づつ読み出して処理を実行している。

第１図の装置では、命令の第１語であるオペレーショ
ン指令部を命令バッファ30からデータ線301を介して転
送して命令レジスタ40に格納しており、第２語以後の処
理定数やアドレス指定部を命令バッファ30から読み出し
データ線302及びデータバス100を介して各々テンポラリ
レジスタ90やメモリ20に転送している。ここで、命令バ
ッファ30からの読み出しに同期して、 ｉ）データバス100を介してプログラムカウンタ70の内
容を演算回路60に転送し、 ii）演算回路60にて１を加算して次の命令アドレス値を
発生し、 iii）前記演算結果をデータバス100を介して転送し、プ
ログラムカウンタ70に格納して、一連のプログラムアド
レス更新処理を行っている。

前記アドレス更新処理のｉ）及びiii）ではデータバ
ス100を介して転送がなされており、この間は命令バッ
ファ30からメモリ20やテンポラリレジスタ90に命令語情
報を転送することは出来ず、異なる期間で命令語情報を
転送することになり処理シーケンス及びその処理時間が
増加する。

従ってプログラムアドレス更新のための処理回数を減
小できれば命令処理時間を短縮することができ、特に複
数語長の命令では効果を発揮する。

次にサブルーチン処理のコール命令におけるプログラ
ムアドレス制御に関し、以下に処理シーケンスを示して
説明する。

ｉ）命令の第１語を命令バッファ30から命令レジスタ40
に転送して命令デコーダ50にてサブルーチンコール命令
であることを解読し、プログラムカウンタ70の内容を命
令の第２語に対応するアドレス値に更新する。

ii）サブルーチンアドレスを示す命令の第２語を命令バ
ッファ30からテンポラリレジスタ90に転送し、プログラ
ムカウンタ70の内容を次の命令語の先頭アドレス値に更
新する。

iii）メモリ20のスタック領域にプログラムカウンタ内
容を転送、格納して、サブルーチンからのリターンに備
えて退避する。

iv）テンポラリレジスタ90の内容をプログラムカウンタ
70及びフェッチポインタ10に転送して、サブルーチンプ
ログラムの命令フェッチを開始する。

このように、コール命令にもとづく処理においても、
プログラムカウンタ70のアドレス更新のために処理シー
ケンスｉ）およびii）が必要となり、その分処理シーケ
ンスおよびその処理時間が増加する問題がある。

〔発明の目的〕

本発明の目的は、プログラムカウンタの内容の命令語
長に応じた更新を命令処理シーケンスの最適なタイミン
グで短時間に処理できるデータ処理装置を提供すること
にある。

［発明の構成］ すなわち、本発明では、命令を先行フェッチしてバッ
ファレジスタに記憶するデータ処理装置では命令処理が
可能か判別するため、バッファレジスタに有効な命令語
情報があるか否かを問う制御情報が必要であり、この情
報を積極的に利用し、かつ命令実行のための演算回路を
兼用してプログラムカウンタの内容を更新している。

〔発明の実施例〕

第２図に本発明の一実施例のデータ処理装置のブロッ
ク構成図を示しその詳細な説明を行う。第２図中、フェ
ッチポインタ10、メモリ20、命令バッファ30、命令レジ
スタ40、命令デコーダ50、演算回路60、プログラムカウ
ンタ70、汎用レジスタ80、データバス100及び制御信号5
00は第１図の基本的な装置と同様であり詳細な説明を省
略して、命令処理との関係を中心に説明する。

まず、命令処理が終了する時、命令デコーダ50は命令
処理が終了することを示す制御信号500を発生して命令
バッファ30に知らせ、命令バッファ30から次に実行する
命令語のオペレーション指定情報をデータ線301を介し
て命令レジスタ40に格納せしめる。次に、格納されたオ
ペレーション指定情報を命令デコーダ50で解読して処理
定数やアドレス指定部を含んだ複数語長の命令であるか
否かを判別し、制御信号501を発生して該命令語の全て
が命令バッファ30に記憶されているかの判定を指示し、
命令バッファ30からの判定結果信号303を判別して以後
の制御を決定する。

前記判定にて処理実行に必要とされる情報が命令バッ
ファ30に記憶されていることを確認したならば、命令デ
コーダ50はデータ処理装置の各部に対して実行する命令
の処理に対応する制御信号500を発生しデータ転送、演
算等の命令処理を開始させる。以前の命令処理において
メモリ20に対する処理データアクセスが頻繁にあった場
合など命令バッファ30に全ての命令情報が記憶されてな
いことがあり、前記判定結果信号303により該状態を検
知したならば命令処理の開始を保留し命令フェッチ動作
を継続させ必要とされる命令語情報が揃うまで待つ。こ
のデータ処理装置では、前記バッファ記憶の状態判定と
同時にその判定を指示した制御信号501を語長レジスタ1
10に記憶させており、処理を開始する命令が何語長であ
るかを示す情報が語長レジスタ110に保持されることに
なる。従って、実行過程の命令語先頭アドレス値である
ところのプログラムカウンタ70の内容に、語長レジスタ
110の記憶情報を加算することによって次に実行する命
令語の先頭アドレス情報を発生できる。さらに、命令処
理シーケンスの最適なタイミングで、プログラムカウン
タ70及び語長レジスタ110の内容をデータバス100を介し
て演算回路60に転送して次命令アドレスを演算し、その
演算結果をプログラムカウンタ70に格納して、プログラ
ムアドレスの更新処理が行われる。

なお、命令機能として定義されるメモリ20や汎用レジ
スタ80の記憶データの転送および演算操作は第１図の装
置と同様に演算回路60との間でデータ転送等を行って処
理される。

命令語のオペレーション指定情報が命令レジスタ40に
転送される場合及び命令語中の処理定数やアドレス指定
情報がデータ線302を介して導出される場合に、命令バ
ッファ30に記憶された情報は不要となる。第２図の実施
例では、実行過程で前記条件が満される時不要となる情
報の記憶ステータスをクリアして該記憶域を空状態に設
定し、命令バッファ30はバッファ記憶域に空きが生じた
ことを検知して該空領域をつめバッファ記憶情報を整列
させ、同時に先行フェッチ制御信号304を発生してフェ
ッチポインタ10に知らせる。実施例のデータ処理装置で
は、前記のバッファ記憶域に空きがあることを示す先行
フェッチ制御信号304が出力され、命令デコーダ50が発
生する制御信号500からメモリ20に対する処理データア
クセスが無いことを検知する時、フェッチポインタ10で
メモリ20をアドレス指定して命令語を読み出し命令バッ
ファ30に格納し、さらにフェッチポインタ10の内容を次
に命令フェッチすべきアドレス値に更新している。

第２図の本発明実施例における命令バッファ回路30と
命令レジスタ40の回路構成を第３図に示す。第３図中で
第２図と同じものには同一番号を付している。第３図の
回路では命令レジスタ40も含み４語長の命令情報を記憶
でき、レジスタ311,312,313は命令語をバッファ記憶し
ファースト・イン・ファースト・アウトのシフトを行
う。フリップフロップ321,322,323,324は、各々対応す
るレジスタ311,312,313、命令レジスタ40に有効な命令
情報が記憶されているか否かのステータスを保持し、セ
ット状態は対応レジスタに有効情報が格納されているこ
とを示し、リセット状態は有効情報が格納されてない空
状態であることを示している。ゲート回路331,332,333,
334は、命令バッファ書き込み信号341、バッファ読み出
し信号342、命令処理終了信号343がアクティブとなる時
にファースト・イン・ファースト・アウトのシフトを制
御する。ステータス選択回路350は命令デコーダ50が発
生する制御信号501の指定によってレジスタ311〜313及
び命令レジスタ40の状態を示すフリップフロップ321〜3
24の信号いずれか１つを選択してバッファ状態判定信号
303として命令デコーダ50に伝達する。ステータス選択
回路350でリセット状態のフリップフロップを選択した
場合、対応したレジスタに有効情報がない事を示す判定
結果信号303が伝達され、データ処理装置は命令処理を
中断して保留し、セット状態のフリップフロップを選択
した場合、有効情報がある事を示す判定結果信号303が
伝達され、命令処理を継続する。

まず、命令デコーダ50から命令処理の終了信号343が
発生されると、フリップフロップ324がリセットされ対
応する命令レジスタ40が空状態となる。ゲート回路334
でフリップフロップ323,324の値を基に命令レジスタ40
が空状態でレジスタ313に有効情報が格納されているこ
とを判定して、レジスタ313の記憶情報をデータ線301を
介して命令レジスタ40に転送する。該動作と同時に命令
レジスタ40に対応するフリップフロップ324はセットさ
れ、レジスタ313に対応するフリップフロップ323はリセ
ットされ、命令レジスタ40は有効情報の格納状態とな
り、レジスタ313は有効情報が無いすなわち空状態とな
る。レジスタ313が空状態となると、隣接するレジスタ3
12に有効情報が格納されているかゲート回路322で判定
し、該情報をレジスタ313に転送させレジスタ313が有効
情報格納の状態（フリップフロップ323がセット）でレ
ジスタ312が空状態（フリップフロップ322がリセット）
にする。

同様に隣接するレジスタ312と311の状態をゲート回路
331で判定しレジスタ311の情報をレジスタ312に転送し
てフリップフロップ321,322の状態を設定する。

以上の動作を連続的に次々と隣接するレジスタ間で行
った結果レジスタ311が空状態（フリップフロップ321が
リセット）となり、該状態を示す信号304をフェッチポ
インタ10に伝達して命令フェッチを促し、メモリ20から
命令語を読み出してレジスタ311〜313に有効情報がバッ
ファ記憶された状態を保つ制御を行う。

命令の処理過程において、第２語以後の情報すなわち
命令バッファ311〜313に記憶されている情報を処理定数
やアドレス指定情報として使用する場合、命令デコーダ
50からバッファ読み出し信号342を発生してレジスタ313
の情報をデータ線302を介してデータバス100に導出す
る。同時に、バッファ読み出し信号342を基にゲート回
路333を通してフリップフロップ323をリセットし、レジ
スタ313を空状態に設定する。

その後は先に述べた様に隣接するレジスタ間で有効情
報の有無を判定して情報転送をなし、バッファ記憶を整
列させる制御する。

複数語長の命令がフェッチ完了したか否かの判定は、
命令デコーダ50のオペレーション指定情報を基に命令デ
コーダ50が制御信号501を発生してステータス選択回路3
50に指示し、下表に示すフリップフロップ信号を選択さ
せ、その選択されたフリップフロップの状態を判別する
ことにより行う。

レジスタ311〜313及び命令レジスタ40は途中レジスタ
に空状態を生じた場合にレジスタ情報を詰める制御が常
に行われているため、フリップフロップ321を選択して
レジスタ311に有効情報が格納されていることを判定す
れば、レジスタ312、レジスタ313及び命令レジスタ40に
も有効情報が格納されていることを判定でき、４語長命
令の全てがフェッチ完了したことを判定できる。同様に
フリップフロップ322,323,324の選択に対応して、各々
３語長命令、２語長命令、１語長命令のフェッチ完了を
判定できる。ここで、制御信号501は複数ビットのコー
ド化された信号で、そのコードに対応してフェッチ完了
の判定語長が決る。換言すれば、制御信号501は命令語
長を示す信号であり、第２図実施例ではこの情報を語長
レジスタ110に記憶してプログラムカウンタ70の内容に
該記憶情報を加算して次に実行する命令の先頭アドレス
値を発生している。

第４図に実施例の語長レジスタ110の回路構成を示
す。語長レジスタ110は、３ビット情報であるところの
制御信号501−0,501−1,501−２を入力として、該制御
信号がノーオペレーションで無い状態をオアーゲート40
1で検知して、制御信号501−0,501−1,501−２の値をそ
れぞれラッチ回路402,403,404に記憶し、データ処理装
置がプログラムアドレス修飾の演算操作する時、ラッチ
回路402〜403出力に定数発生回路405の出力を付加して
アドレスのビット巾に対応するデータを生成してデータ
バス100に送出する。

実施例の装置では１語長から４語長の命令が想定され
ており、制御信号501の２進化コードが判定語長数に対
応づけられており、そのまま３ビットのラッチ回路に記
憶し、その上位ビットに定数発生回路405で発生される
定数０を付加して、アドレス修飾のための語長情報を生
成している。

〔発明の効果〕

以上説明した様に本発明によれば、複数語長の命令で
あっても１回の演算操作で次に実行する命令の先頭アド
レスを発生できプログラムアドレス更新の処理時間を短
縮して高速処理のデータ処理装置を提供できる。さら
に、命令語情報が未使用でバッファレジスタに記憶され
ている時点など、命令実行過程の任意のタイミングにて
プログラムアドレス更新の処理が可能であり、最適な処
理シーケンスが組めることから、命令の実行に必要とさ
れるハードウェア量を減小させることができコストパフ
ォーマンスの優れたデータ処理装置を提供できる。

【図面の簡単な説明】

第１図は基本的な先行フェッチ制御を行うデータ処理装
置のブロック構成図、第２図は本発明の一実施例のデー
タ処理装置のブロック構成図、第３図は本発明の一実施
例における命令バッファと命令レジスタの回路構成図、
第４図は本発明の一実施例における語長レジスタの回路
構成図である。 10……フェッチポインタ、20……メモリ、30……命令バ
ッファ、40……命令レジスタ、50……命令デコーダ、60
……演算回路、70……プログラムカウンタ、80……汎用
レジスタ、90……テンポラリレジスタ、100……データ
バス、110……語長レジスタ、201,202,301,302……デー
タ線、303,304,341,342,343……信号線、500,501,501−
0,501−1,501−２……制御信号線、311,312,313……レ
ジスタ、321,322,323,324……フリップフロップ、331,3
32,333,334……ゲート回路、350……選択回路、401……
オアーゲート、402,403,404……ラッチ回路、405……定
数発生回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】プログラムアドレスを記憶するプログラム
   カウンタと、供給されたデータに対する演算処理を行い
   データバスを介して前記プログラムカウンタに結合され
   た演算回路と、命令語情報を記憶するメモリと、複数の
   レジスタを有し命令の実行に先立って前記メモリから一
   語ずつ読み出された命令語情報を記憶するバッファレジ
   スタと、前記バッファレジスタから出力された命令語情
   報を一時記憶する命令レジスタと、前記バッファレジス
   タの前記複数のレジスタおよび前記命令レジスタにそれ
   ぞれ対応して設けられ、夫々が対応するレジスタに有効
   な命令語情報が記憶されたときにセット状態となる複数
   のフリップフロップと、前記命令レジスタに記憶された
   命令語情報をデコードすることにより当該命令語情報を
   含む命令が必要とする命令語情報が前記バッファレジス
   タに記憶されているかどうかの判定を指示する制御情報
   であって当該命令の命令語長に応じて前記複数のフリッ
   プフロップの一つを選択するための制御情報を発生する
   命令デコーダと、前記制御情報にもとづき前記複数のフ
   リップフロップの一つを選択し当該選択したフリップフ
   ロップの状態を前記命令デコーダに転送する選択回路と
   を備え、前記命令デコーダは前記選択回路からの前記選
   択したフリップフロップの状態が前記セット状態でない
   ときは必要とする命令語情報が前記バッファレジスタに
   揃うまで命令の実行を保留するデータ処理装置であっ
   て、前記制御情報を保持し前記データバスに結合された
   語長レジスタを設け、前記演算回路は前記データバスを
   介して前記プログラムカウンタおよび前記語長レジスタ
   の内容を受け取り前記プログラムアドレスを更新して前
   記プログラムカウンタに転送することを特徴とするデー
   タ処理装置。