JPH0752418B2 - デ−タ受信方式 - Google Patents
デ−タ受信方式Info
- Publication number
- JPH0752418B2 JPH0752418B2 JP61133591A JP13359186A JPH0752418B2 JP H0752418 B2 JPH0752418 B2 JP H0752418B2 JP 61133591 A JP61133591 A JP 61133591A JP 13359186 A JP13359186 A JP 13359186A JP H0752418 B2 JPH0752418 B2 JP H0752418B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- command
- memory
- input
- terminal adapter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 ＜発明の技術分野＞ 本発明は、可変長データの受信が可能なデータ受信方式
に関する。
に関する。
＜従来技術と問題点＞ 高性能計算機周辺装置では、周辺機器から計算機メモリ
に効率よくデータを伝送するために、ダイレクト・メモ
リ・アクセス（DMA）が使用される。しかしながら、計
算機周辺装置がターミナルの場合には、DMA転送の実施
に当って、特別の問題がある。特に、ターミナルのオペ
レータが転送を希望するデータ量をシステムプロセッサ
が正確に予測できないというのが典型的なものである。
に効率よくデータを伝送するために、ダイレクト・メモ
リ・アクセス（DMA）が使用される。しかしながら、計
算機周辺装置がターミナルの場合には、DMA転送の実施
に当って、特別の問題がある。特に、ターミナルのオペ
レータが転送を希望するデータ量をシステムプロセッサ
が正確に予測できないというのが典型的なものである。
従来、ターミナルを用いたデータ転送の実施のため、い
ろいろな方式がとられている。例えば、先入先出（FIF
O）バッファにターミナルからのデータを受信する。そ
の後、システムプロセッサはFIFOバッファを定期的にポ
ーリングし、バッファ内のデータを処理する。しかしな
がら、この方式ではシステムプロセッサとターミナル間
のインタフェースにメモリ・スペースが必要である。さ
らに、このポーリングの実施効率は、DMA転送より劣る
ところがある。
ろいろな方式がとられている。例えば、先入先出（FIF
O）バッファにターミナルからのデータを受信する。そ
の後、システムプロセッサはFIFOバッファを定期的にポ
ーリングし、バッファ内のデータを処理する。しかしな
がら、この方式ではシステムプロセッサとターミナル間
のインタフェースにメモリ・スペースが必要である。さ
らに、このポーリングの実施効率は、DMA転送より劣る
ところがある。
従来技術における第２の方式は、ターミナルが各文字処
理毎にシステムプロセッサに割込むものであるこの方式
では各文字が個別に処理されるとき消費されるシステム
プロセッサ時間が大きくなるという欠点を有する。文字
毎の割り込みは、システムプロセッサが数台のターミナ
ルを同時にザービスしているとき、特にシステムプロセ
ッサ時間を浪費する。
理毎にシステムプロセッサに割込むものであるこの方式
では各文字が個別に処理されるとき消費されるシステム
プロセッサ時間が大きくなるという欠点を有する。文字
毎の割り込みは、システムプロセッサが数台のターミナ
ルを同時にザービスしているとき、特にシステムプロセ
ッサ時間を浪費する。
従来技術における第３の方式は、ターミナルが特別の文
字（例えばキャリジ・リターン）で区切られた文字ブロ
ックを転送するものである。しかしながら、この方式
は、アプリケーション・プログラムに各個別文字を受信
するとすぐ処理することを許すUNIXなどのオペレーティ
ング・システムと一緒に使うことはできない。
字（例えばキャリジ・リターン）で区切られた文字ブロ
ックを転送するものである。しかしながら、この方式
は、アプリケーション・プログラムに各個別文字を受信
するとすぐ処理することを許すUNIXなどのオペレーティ
ング・システムと一緒に使うことはできない。
＜発明の目的＞ 本発明は、入出力装置から、該入出力装置の制御により
データを受信し、上記の問題点を解消しようとするもの
である。
データを受信し、上記の問題点を解消しようとするもの
である。
＜発明の概要＞ 本発明の方式を実施した１つの装置では、可変長データ
のリード・トランザクションをおこなうことができる。
ターミナルを含む、可変長データのリード・トランザク
ション可能な入出力（I/O）装置が、システム・メモリ
に格納されてシステムプロセッサやメモリ・コントロー
ラがコマンド要素を配置するコマンド・リングド・リス
トに関連づけられている。リード・トランザクションに
対し、各コマンド要素が転送データを格納するシステム
メモリの場所と転送データのバイト数の指定を行なうの
が典型的である。
のリード・トランザクションをおこなうことができる。
ターミナルを含む、可変長データのリード・トランザク
ション可能な入出力（I/O）装置が、システム・メモリ
に格納されてシステムプロセッサやメモリ・コントロー
ラがコマンド要素を配置するコマンド・リングド・リス
トに関連づけられている。リード・トランザクションに
対し、各コマンド要素が転送データを格納するシステム
メモリの場所と転送データのバイト数の指定を行なうの
が典型的である。
I/O装置はリンクド・リストの要素を自律的にフェッチ
し実行する。I/O装置からシステムメモリへデータバイ
トが転送され、残余バイト数がI/O装置に保持される。I
/O装置はデータ転送を完了すると、システムプロセッサ
に割り込むかあるいはデータ転送に関するステータス情
報を与える。
し実行する。I/O装置からシステムメモリへデータバイ
トが転送され、残余バイト数がI/O装置に保持される。I
/O装置はデータ転送を完了すると、システムプロセッサ
に割り込むかあるいはデータ転送に関するステータス情
報を与える。
加えて、システムプロセッサはI/O装置に特別なフラッ
シュ・コマンドを送りデータ転送を終了する。フラッシ
ュ・コマンドを受信すると、I/O装置はデータ・トラン
ザクションを停止し、システムプロセッサに残余バイト
数を返送する。残余バイト数からシステムプロセッサは
何バイトのデータがシステムメモリに転送されたかを決
定する。I/O装置は、フラッシュ・コマンドに対する応
答を終えると、再びシステムメモリに対するデータ転送
を開始する。
シュ・コマンドを送りデータ転送を終了する。フラッシ
ュ・コマンドを受信すると、I/O装置はデータ・トラン
ザクションを停止し、システムプロセッサに残余バイト
数を返送する。残余バイト数からシステムプロセッサは
何バイトのデータがシステムメモリに転送されたかを決
定する。I/O装置は、フラッシュ・コマンドに対する応
答を終えると、再びシステムメモリに対するデータ転送
を開始する。
可変長データ・リード・トランザクションを行なう上述
の方式では、システムプロセッサはI/O装置から転送す
べきデータ長の指定をする必要がないし、また必要なデ
ータ量が予測値より少なかったり、すでに収集したデー
タの処理を行なうときはデータ転送を自由に終了させう
る。
の方式では、システムプロセッサはI/O装置から転送す
べきデータ長の指定をする必要がないし、また必要なデ
ータ量が予測値より少なかったり、すでに収集したデー
タの処理を行なうときはデータ転送を自由に終了させう
る。
＜発明の実施例＞ 第１図において、システムプロセッサ11,システムメモ
リ14,I/O装置12,13,15がバス16に接続されている。I/O
装置15には計算機ターミナル18とDMAアクセス・ターミ
ナル・アダプタ17が含まれている。
リ14,I/O装置12,13,15がバス16に接続されている。I/O
装置15には計算機ターミナル18とDMAアクセス・ターミ
ナル・アダプタ17が含まれている。
システムプロセッサ11は、ターミナル18からデータを受
信するため、システムメモリ14内にコマンド要素のリン
クド・リストを構築する。たとえば、リンクド・リスト
20は第２図に示すようにコマンド要素21,22,23,24,25か
ら構成されている。各コマンド要素21〜25は転送データ
を格納するシステムメモリのアドレスを示すポインタを
持っている。各コマンド要素21〜25はまた、転送される
バイト（あるいはワード、あるいは特定量のデータを有
する他のデータ単位）数を格納するカウンタを有する。
例えば、コマンド要素21にはポインタを格納するレジス
タ21aとカウンタを格納するレジスタ21bが示されてい
る。１度リンクド・リスト20が構築されると、システム
プロセッサ11はターミナル・アダプタ17に、リンクド・
リスト20の第１要素（ここでは要素21）のメモリ内アド
レスを転送する。加えて、システムプロセッサ11はター
ミナル・アダプタ17にコマンドを送り、ターミナル・ア
ダプタ17にコマンド要素21〜25を順次フェッチし実行さ
せる。ターミナル・アダプタ17は、要素21を最初にし
て、各コマンド要素の内容をターミナル・アダプタ17内
のレジスタに転送する。
信するため、システムメモリ14内にコマンド要素のリン
クド・リストを構築する。たとえば、リンクド・リスト
20は第２図に示すようにコマンド要素21,22,23,24,25か
ら構成されている。各コマンド要素21〜25は転送データ
を格納するシステムメモリのアドレスを示すポインタを
持っている。各コマンド要素21〜25はまた、転送される
バイト（あるいはワード、あるいは特定量のデータを有
する他のデータ単位）数を格納するカウンタを有する。
例えば、コマンド要素21にはポインタを格納するレジス
タ21aとカウンタを格納するレジスタ21bが示されてい
る。１度リンクド・リスト20が構築されると、システム
プロセッサ11はターミナル・アダプタ17に、リンクド・
リスト20の第１要素（ここでは要素21）のメモリ内アド
レスを転送する。加えて、システムプロセッサ11はター
ミナル・アダプタ17にコマンドを送り、ターミナル・ア
ダプタ17にコマンド要素21〜25を順次フェッチし実行さ
せる。ターミナル・アダプタ17は、要素21を最初にし
て、各コマンド要素の内容をターミナル・アダプタ17内
のレジスタに転送する。
第3A図，第3B図および第3C図はシステムメモリ内のメモ
リ・ロケーション301〜311とターミナル・アダプタ17か
らシステムメモリ14へデータのDMA転送中に起るターミ
ナル・アダブタ内のレジスタの内容変化とを示してい
る。例えば、ターミナル・アダプタ17は要素21をフェッ
チし、現在レジスタ21aにあるポインタをレジスタ17a
に、現在レジスタ21bにあるカウンタをレジスタ17bに格
納する。その結果は第3A図に示すとおりで、レジスタ17
aの内容はシステムメモリ14のロケーション302を示し、
レジスタ17bの内容はターミナル・アダプタ17が８バイ
トのデータを転送する手筈であることを示す。
リ・ロケーション301〜311とターミナル・アダプタ17か
らシステムメモリ14へデータのDMA転送中に起るターミ
ナル・アダブタ内のレジスタの内容変化とを示してい
る。例えば、ターミナル・アダプタ17は要素21をフェッ
チし、現在レジスタ21aにあるポインタをレジスタ17a
に、現在レジスタ21bにあるカウンタをレジスタ17bに格
納する。その結果は第3A図に示すとおりで、レジスタ17
aの内容はシステムメモリ14のロケーション302を示し、
レジスタ17bの内容はターミナル・アダプタ17が８バイ
トのデータを転送する手筈であることを示す。
各バイトがターミナル・アダプタ17からシステムメモリ
14に転送されると、レジスタ17aに格納されたポインタ
はインクリメントされシステムメモリ14の次のロケーシ
ョンを指示、レジスタ17bに格納されたカウンタはデク
リメントされ残余バイト数を示す。
14に転送されると、レジスタ17aに格納されたポインタ
はインクリメントされシステムメモリ14の次のロケーシ
ョンを指示、レジスタ17bに格納されたカウンタはデク
リメントされ残余バイト数を示す。
第3B図では、すでに３バイトのデータが転送されてい
る。レジスタ17aのポインタはメモリ・ロケーション305
を指示し、レジスタ17bのカウンタは転送されるべき残
余バイト数が５であることを示す。ターミナル・アダプ
タ17が８バイト全てを転送しおえないうちに、システム
プロセッサ11からデータ・フラッシュ・コマンドを受信
することがある。データ・フラッシュ・コマンドを受け
とると、ターミナル・アダプタ17はシステムメモリ14へ
のDMA転送を中断し、システムプロセッサ11に転送され
たデータ量を示すレジスタ17bのカウンタをシステムプ
ロセッサ11に送信する。第3B図に示す時刻において、レ
ジスタ17bのカウンタは転送されるべき残余バイト数が
５であることを示す。そこで、システムプロセッサ11は
すでに転送されたデータを処理する。ターミナル・アダ
プタ17はつぎのコマンド要素（ここではコマンド要素2
2）をフェッチしデータ転送を継続する。一方、ターミ
ナル・アダプタ17が第3C図に示すようにデータ・フラッ
シュ・コマンドを受信することなく８バイト全てを転送
することもある。このばあい、ターミナル・アダプタ17
はシステムプロセッサ11に８バイトが転送されたことを
通知する。この通知は、情報伝達のためにプロセッサに
割り込んだり、他の方法によって実施される。
る。レジスタ17aのポインタはメモリ・ロケーション305
を指示し、レジスタ17bのカウンタは転送されるべき残
余バイト数が５であることを示す。ターミナル・アダプ
タ17が８バイト全てを転送しおえないうちに、システム
プロセッサ11からデータ・フラッシュ・コマンドを受信
することがある。データ・フラッシュ・コマンドを受け
とると、ターミナル・アダプタ17はシステムメモリ14へ
のDMA転送を中断し、システムプロセッサ11に転送され
たデータ量を示すレジスタ17bのカウンタをシステムプ
ロセッサ11に送信する。第3B図に示す時刻において、レ
ジスタ17bのカウンタは転送されるべき残余バイト数が
５であることを示す。そこで、システムプロセッサ11は
すでに転送されたデータを処理する。ターミナル・アダ
プタ17はつぎのコマンド要素（ここではコマンド要素2
2）をフェッチしデータ転送を継続する。一方、ターミ
ナル・アダプタ17が第3C図に示すようにデータ・フラッ
シュ・コマンドを受信することなく８バイト全てを転送
することもある。このばあい、ターミナル・アダプタ17
はシステムプロセッサ11に８バイトが転送されたことを
通知する。この通知は、情報伝達のためにプロセッサに
割り込んだり、他の方法によって実施される。
第４図に別の実施例を示す。この実施例ではメモリ・ロ
ケーション401〜411がターミナル・アダプタ17内にあ
る。
ケーション401〜411がターミナル・アダプタ17内にあ
る。
第４図に示すこの実施例では、ターミナル18からのデー
タは、レジスタ17bのカウンタがゼロになるまでか、タ
ーミナル・アダプタ内の全メモリ・ロケーション（第４
図でメモリ・ロケーション401〜411と表示されている）
がうめられるまでか、あるいはターミナル・アダプタ17
がシステムプロセッサ11からデータ・フラッシュ・コマ
ンドを受け取るまで、ターミナル・アダプタ17のメモリ
・ロケーション401〜411にバッファされる。いずれのば
あいも、ターミナル・アダプタ17はそこでターミナル18
から受信したメモリ・ロケーション401〜411内のデータ
をシステムメモリ14へ書きこむ。そのあとターミナル・
アダプタ17は次のコマンド要素をリンクド・リスト20か
らフェッチする。そして、ターミナル・アダプタ17はタ
ーミナル18からのデータをメモリ・ロケーション401〜4
11に継続受信する。
タは、レジスタ17bのカウンタがゼロになるまでか、タ
ーミナル・アダプタ内の全メモリ・ロケーション（第４
図でメモリ・ロケーション401〜411と表示されている）
がうめられるまでか、あるいはターミナル・アダプタ17
がシステムプロセッサ11からデータ・フラッシュ・コマ
ンドを受け取るまで、ターミナル・アダプタ17のメモリ
・ロケーション401〜411にバッファされる。いずれのば
あいも、ターミナル・アダプタ17はそこでターミナル18
から受信したメモリ・ロケーション401〜411内のデータ
をシステムメモリ14へ書きこむ。そのあとターミナル・
アダプタ17は次のコマンド要素をリンクド・リスト20か
らフェッチする。そして、ターミナル・アダプタ17はタ
ーミナル18からのデータをメモリ・ロケーション401〜4
11に継続受信する。
＜発明の効果＞ 以上に詳述したように、本発明のデータ受信方式によれ
ば、任意の時点でデータの受信を中断できるとともに、
受信データ数の計数をする必要がないので、受信ホスト
側の負担が少く、かつ柔軟性と高速性が確保される。特
に多数の入出力装置を使用する場合効果が顕著となる。
従って実用に供して有益である。
ば、任意の時点でデータの受信を中断できるとともに、
受信データ数の計数をする必要がないので、受信ホスト
側の負担が少く、かつ柔軟性と高速性が確保される。特
に多数の入出力装置を使用する場合効果が顕著となる。
従って実用に供して有益である。
第１図は本発明が実施される装置の構成図，第２図は本
発明の１実施例で用いるリンクド・リスト上の複数のコ
マンド要素を示す図，第3A図，第3B図，第3C図は本発明
の１実施例で用いる入出力装置とシステムメモリの１部
分を示す図，第４図は本発明の第２の実施例における入
出力装置の１部分を示す図。 11:システムプロセッサ;14:システムメモリ； 12,13,15:I/O装置;16:バス； 17:ターミナル・アダプタ； 17a,17b:レジスタ； 20:リンクド・リスト； 21,22,23,24,25:コマンド要素； 301〜311:メモリ・ロケーション； 401〜411:メモリ・ロケーション；
発明の１実施例で用いるリンクド・リスト上の複数のコ
マンド要素を示す図，第3A図，第3B図，第3C図は本発明
の１実施例で用いる入出力装置とシステムメモリの１部
分を示す図，第４図は本発明の第２の実施例における入
出力装置の１部分を示す図。 11:システムプロセッサ;14:システムメモリ； 12,13,15:I/O装置;16:バス； 17:ターミナル・アダプタ； 17a,17b:レジスタ； 20:リンクド・リスト； 21,22,23,24,25:コマンド要素； 301〜311:メモリ・ロケーション； 401〜411:メモリ・ロケーション；
Claims (1)
- 【請求項１】ホストが入出力装置からデータを受信する
方式であって、前記ホストは前記入出力装置から受信す
る前記データを格納するための複数のメモリ・ロケーシ
ョンを用意し、前記複数のメモリ・ロケーションのそれ
ぞれのアドレスとカウントとを含む要素のリンクド・リ
ストを用意し、第一のコマンドを前記入出力装置に送信
して該入出力装置に前記要素を順次フェッチさせ、そし
て、それぞれの前記要素に対応する前記複数のメモリ・
ロケーションへ前記データを送信させ、前記入出力装置
に第二のコマンドを送信して前記入出力装置に前記デー
タの転送を停止させるとともに前記複数のメモリ・ロケ
ーションのうち前記データを受信したメモリ・ロケーシ
ョンの前記カウントに関する情報を前記入出力装置から
受信するようにしたデータ受信方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US750377 | 1985-06-28 | ||
| US06/750,377 US4703418A (en) | 1985-06-28 | 1985-06-28 | Method and apparatus for performing variable length data read transactions |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS623362A JPS623362A (ja) | 1987-01-09 |
| JPH0752418B2 true JPH0752418B2 (ja) | 1995-06-05 |
Family
ID=25017624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61133591A Expired - Lifetime JPH0752418B2 (ja) | 1985-06-28 | 1986-06-09 | デ−タ受信方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4703418A (ja) |
| EP (1) | EP0208430B1 (ja) |
| JP (1) | JPH0752418B2 (ja) |
| CA (1) | CA1259422A (ja) |
| DE (1) | DE3673270D1 (ja) |
Families Citing this family (23)
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|---|---|---|---|---|
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| AU622626B2 (en) * | 1987-06-03 | 1992-04-16 | Sony Corporation | Method of processing data |
| US4998198A (en) * | 1988-04-07 | 1991-03-05 | Tandem Computers Incorporated | Dynamic burst control for data transfers |
| US5251303A (en) * | 1989-01-13 | 1993-10-05 | International Business Machines Corporation | System for DMA block data transfer based on linked control blocks |
| US5255371A (en) * | 1990-04-02 | 1993-10-19 | Unisys Corporation | Apparatus for interfacing a real-time communication link to an asynchronous digital computer system by utilizing grouped data transfer commands |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| US6324120B2 (en) | 1990-04-18 | 2001-11-27 | Rambus Inc. | Memory device having a variable data output length |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| JPH0520263A (ja) * | 1991-07-15 | 1993-01-29 | Nec Corp | データ転送制御装置 |
| US5379381A (en) * | 1991-08-12 | 1995-01-03 | Stratus Computer, Inc. | System using separate transfer circuits for performing different transfer operations respectively and scanning I/O devices status upon absence of both operations |
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| US5517670A (en) * | 1992-12-30 | 1996-05-14 | International Business Machines Corporation | Adaptive data transfer channel employing extended data block capability |
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| US20060259657A1 (en) * | 2005-05-10 | 2006-11-16 | Telairity Semiconductor, Inc. | Direct memory access (DMA) method and apparatus and DMA for video processing |
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