JPH0752585B2 - 記憶素子内の読取増幅駆動部 - Google Patents

記憶素子内の読取増幅駆動部

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JPH0752585B2
JPH0752585B2 JP1129029A JP12902989A JPH0752585B2 JP H0752585 B2 JPH0752585 B2 JP H0752585B2 JP 1129029 A JP1129029 A JP 1129029A JP 12902989 A JP12902989 A JP 12902989A JP H0752585 B2 JPH0752585 B2 JP H0752585B2
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inverter
clock
channel mos
mos fet
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    • G—PHYSICS
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、記憶セルのデータを読取する読取増幅回路
に関し、より詳しくはCMOS・DRAMのセルからデータを読
取する過程またはセルにデータを再書込する過程でピー
ク電流を減らすために多段勾配を有する読取クロック、
または再書込クロックで上記のセルを駆動する読取増幅
器駆動部で、予備充電状態に復帰される時、読取クロッ
ク駆動部と再書込クロック駆動部からDC電流通路を除去
して過渡電流による動的電流消費を減らす読取増幅駆動
部に関する。
〔従来の技術〕
一般に、CMOS・DRAMのセルに保管されたデータを読取す
る読取増幅回路部は実質上読取クロック駆動部、再書込
クロック駆動部、遅延部および読取増幅器で構成されて
いる。上記のセルからデータを読取するために使用する
読取クロック信号および上記のセルにデータを再び書き
込むために使用する再書込クロック信号は「Ｈ」（高）
レベルから「Ｌ」（低）レベルに、または「Ｌ」レベル
から「Ｈ」レベルに切り換わる過程で急激な勾配を有す
ると、ピーク電流が増大する。
このことは、ノイズを発生し、回路の誤動作を誘起する
ことになる。これに対する従来の解決策は上記の読取ク
ロックまたは再書込クロック信号の切換過程で急変する
勾配を２段またはそれ以上の多段勾配で形成して比較的
緩慢なクロック信号を得るようにしている。この発明の
適用対象になる、多段勾配を有する従来の読取増幅駆動
部の回路としては、第１図に図示されたものを例にに挙
げることができる。
しかし、そのような長所にもかかわらず、上記の従来の
技術による回路では、読取および再書込動作が終わる時
点で上記の読取増幅器に対する予備充電動作が開始され
る時、上記の読取クロック駆動部および再書込クロック
駆動部の多段勾配特性による読取クロックと再書込クロ
ックとの後縁の遅延効果のため、読取クロック駆動部内
部のMOS FET等が短い期間の間に同時にターンオンし、D
C電流通路を形成してDC電流を消費し、かつ再書込クロ
ック駆動部内部のMOSトランジスタ等も読取増幅器の一
部と一緒にDC電流通路を形成してDC電流を消費する。こ
れは、高密度記憶器の全体にわたって大きい動的な電力
損失を与える問題点をもたらす。
〔発明の課題〕
従って、この発明の第一の課題は、読取動作の終了時点
以後読取クロック駆動部からのDC電流の通路を除去して
DC電流の消費を防止し得る読取増幅駆動部を提供するこ
とにある。
この発明の第二の課題は、再書込動作の終了時点で読取
増幅器に対する予備充電動作が開始される時、再書込ク
ロック駆動部からのDC電流の通路を除去じてDC電流の消
費を防止し得る読取増幅駆動部を提供することにある。
〔課題を解決する手段〕
上記の課題は、この発明により、冒頭に述べた種類の読
取増幅駆動部にあって、 前記読取クロック駆動部10が読取用第一インバータIV1
0,読取用第二インバータIV30,付加的なＰチャネルMOS F
ETTdおよび前記読取MOS FETTsで形成され、 前記読取用第一インバータIV10が読取クロックQsを反転
して第一入力端に出力するためP,NチャンネルMOS FET T
g，Thと、反転出力を更に遅延させて第二入力端に出力
するための遅延抵抗３とから成り、 前記読取用第二インバータIV30が入力端を前記読取用第
一インバータIV10の第一出力端に接続し、出力端を前記
読取MOS FET Tsのゲートに接続する一対のP,NチャネルM
OS FET Te，Tfから成り、 前記付加的なＰチャネルMOS FET Tdのゲートを前記読取
用第一インバータIV10の第二出力端に接続し、ソースを
電源線Vccに、またドレインを読取用第二インバータIV3
0の出力端に接続し、前記読取用第二インバータIV30の
ＰチャネルFET Teより高い電流駆動能力を有し、 前記読取クロックQsが低レベルの不能化状態になると、
前記読取用第一インバータIV10のＰチャンネルMOS FET
Tgが前記付加的なＰチャネルMOS FET Tdのゲート電圧を
電源電圧レベルに強制的にプルアップするように形成さ
れている、 読取増幅駆動部によって解決されている。
更に、上記の課題は、この発明により、冒頭に述べた種
類の読取増幅駆動部にあって、 前記再書込クロック駆動部20が読取クロックQsの前縁エ
ッジを所定時間ほど遅延させて形成された再書込クロッ
クQsdを反転させる再書込用第一インバータIV20と、前
記再書込用第一インバータの出力端に対して並列に配置
され、前記再書込用第一インバータIV20の出力に応答し
て互いに異なる時間で順次ターンオンするように、それ
ぞれ個々のゲートを時間遅延用抵抗R1，R2を介して再書
込用第一インバータIV20の出力端に接続した複数のＰチ
ャネルMOS FET Ta，Tb，Tcで構成される再書込用第二イ
ンバータIV40と、上記の再書込クロックQsdが不能化状
態になる時、即時に前記再書込用第二インバータIV40の
遅延特性を決めているＰチャネルMOS FET Ta，Tb，Tcの
少なくとも一つのゲート電圧を電源電圧レベルに強制的
にプルアップするため、それぞれ対応するＰチャネルMO
S FET Ta，Tb，Tcのゲートに接続されているＰチャネル
MOS FET Ti，Tjとで構成されている、 読取増幅駆動部によって解決されている。
〔実施例〕
添付する図面を参照して、この発明の目的と利点ならび
に他の特徴を詳しく説明する。
先ず、この発明の理解を助けるために、第１図〜第４図
を参照して交差結合型の読取増幅器に対する先行技術の
駆動部回路を説明する。
記憶セルのデータを読取するための読取増幅駆動部回路
は、第１図に図示するように、大別して、読取クロック
駆動部１、再書込クロック駆動部２、遅延ユニット３お
よび読取増幅器４で構成される。
このような読取増幅駆動回路では、読取クロック駆動部
１は第一インバータIV1とP,NチャネルMOS FET Te，Tfと
から成る第二インバータ回路IV3を通過した読取クロッ
クQsによってＮチャネルMOS FET Tsが強制されるように
構成されており、且つ上記の第一インバータIV1と遅延
用の抵抗R3を通過した読取クロックQsによって駆動され
るＰチャネルMOS FET Tdの出力によっても上記のＮチャ
ネルMOS FET Tsが制御されるように構成されている。
再書込クロック駆動部２には読取クロックQsにより遅延
部３から出力される再書込クロックQsdが他の一つのイ
ンバータIV2を通過して、他の一つの第二インバータIV4
内の並列に配列された複数のＰチャネルMOS FET Ta〜Tc
を順次ターンオンさせるように上記ＰチャネルMOS FET
Ta〜Tcのゲートの間に遅延用の抵抗R1〜R2が設けてあ
る。
読取増幅器４は相互に交差結合されたＰチャネルMOS FE
T TSP1,TSP2とＮチャネルMOS FET TSN1,TSN2を有し、読
取増幅器の高電位結合点に印加される上記の再書込クロ
ック駆動部２の出力信号LAと読取増幅器の低電位結合点
に印加される読取クロック駆動部１の出力信号LABによ
って各々データの再書込および読取の動作を行う。
このように構成された従来の読取増幅駆動部の動作をそ
のタイミング図が図示されている第２図を参照して説明
すると、次の如くである。等化制御クロックQeqがVssレ
ベルであり、読取クロックQsがVssレベルになって読取
能動化状態になると、読取クロック駆動部１の結合点ｄ
は「Ｌ」レベルに往く。これにより、ＰチャネルMOS FE
T Tsがターンオンされるが、CMOS FET Teの電流駆動能
力は比較的低いためＮチャネルMOS FET Tsを充分にター
ンオンしないようになる。これによりＮチャネルMOS FE
T Tsは比較的に急激な勾配を有する結合点ｄの信号に瞬
間的に応答しないで徐々にターンオンする。
以後、抵抗R3による一定時間の遅延後、結合点ｅの電位
がVssレベルに到ることになると、FET Teより高い電流
駆動能力を有する付加的なＰチャネルMOS FET Tdがター
ンオンする。これにより、結合点LAGの電位は緩慢な勾
配を持ってVccレベルに到ることになってＮチャネルMOS
FET Tsが完全にターンオンするので、読取の信号LABが
やはり緩慢にVssレベルになってデータを読取すること
になる。
一方、上記の読取クロックQsは遅延部３を経て再書込ク
ロックQsdを生成して再書込クロック駆動部２に提供す
る。上記の遅延部３の再書込クロックQsdの形成過程を
第３図および第４図の図面を参照してより詳しく説明す
る。
上記の読取クロックQsは遅延用の抵抗R0を経由してNAND
ゲートG1の入力端に印加され、かつこのNANDゲートG1の
入力端と接地線Vssとの間にはコンデンサＣが接続され
ている。そして、NANDゲートG1の他の入力端には読取／
再書込ストローブ信号SRSが印加している。インバータG
2は上記のNANDゲートG1の出力を反転して再書込クロッ
クQsdを発生するようにされている。上記の読取／再書
込ストローブ信号SRSは読取および再書込の動作が逐行
される間にはVccの「Ｈ」レベルに維持され、読取FETTs
を能動化させるために読取クロックQsがVssレベルからV
ccレベルに上昇することにより、上記のNANDゲートG1の
一つの入力端Qsmの電位は遅延用の抵抗R0によって一定
時間経過後にコンデンサＣの充電動作によりVssレベル
からVccレベルに上昇する。これと同時に、インバータG
2の出力端の電位もVssからVccレベルに上昇して、再書
込能動化動作を開始し得る再書込クロックQsdが得られ
る。一方、読取動作の不能化に同期してあるが、上記の
読取クロックQsの下降エッジが出現する時、NANDゲート
G1の一つの入力端、即ちコンデンサＣの−側端子Qsmの
電位は上記の遅延用の抵抗R0の遅延特性のため、一定時
間の経過後、VccレベルからVssレベルに下降することに
なる。しかし、前に述べたように、「Ｌ」レベルに下降
する読取／再書込ストローブSRSがNANDゲートG1の他の
入力端に印加するため、インバータG2の出力Qsdは上記
の読取／再書込ストローブSRSの下降エッジに同期して
強制的にVccレベルからVssレベルに下降する。このよう
にして再書込クロックQsdの不能化状態も上記の読取ク
ロックQsの不能化状態と殆ど同時に現れる。従って、読
取クロックQsが能動化された時点から一定時間の遅延
後、再書込クロックQsdが能動化されることによりＰチ
ャネルMOS FET Taがターンオンし、更に抵抗R1による遅
延後、ＰチャネルMOS FET Tbがターンオンし、また再び
抵抗R2による遅延後、ＰチャネルMOS FET Tcがターンオ
ンするから、読取増幅器４の高電位結合点に印加される
再書込クロック駆動部２の再書込信号LAの電位は緩慢な
勾配を持って1/2VccレベルからVccレベルに上昇してデ
ータを読取増幅器４に再書込する。
しかし、このような従来の回路では、読取クロックQsが
不能化される時、再書込クロック駆動部２のＰチャネル
MOS FET Tdが遅延OFFされることにより電源線と接地線
との間にDC電流の通路が形成される。即ち、読取クロッ
ク駆動部１では結合点ｄの電位が上昇し、ＮチャネルMO
S FET Tfのターンオンしきい電圧Vtnになる時間t1から
結合点ｅの電位が上昇し、ＰチャネルMOS FET Tdのター
ンオフしきい電圧Vtpとなる時間t4までの期間の間に電
源線Vccと接地線Vssとの間にP,NチャネルMOS FET Td，T
fを通したDC電流の通路が形成される。また、再書込ク
ロック駆動部２では、等化制御クロックがVssレベルか
らVccレベルに上昇し始める時点t2からＰチャネルMOS F
ET Tcがターンオフされる時間t3までの期間の間に、Ｐ
チャネルMOS FET Tc→ＰチャネルMOS FET TSP1→等化FE
T Teq→ＮチャネルMOS FET TSN2→ＮチャネルMOS FET T
sを通したDC電流の通路と、ＰチャネルMOS FET Tc→Ｐ
チャネルMOS FET TSP2→等化FET Teq→ＮチャネルMOS F
ET TSN1→ＮチャネルMOS FET Tsとを通したDC電流の通
路が形成される。
このように、読取クロックQsおよび再書込クロックQsd
が不能化される時、一定時間の間、ピーク電流が増加
し、かつ不要な動的な電力消費をもたらす問題が生じ
る。
第５図および第６図には上記NO問題点等を解決し得るこ
の発明による記憶素子の読取増幅器の駆動回路とその動
作タイミングチャートが図示してある。
第５図に図示するように、読取クロック駆動部10は読取
クロックQsがP,NチャネルMOS FET Tg，Thの遅延用の抵
抗R3とで構成された二出力インバータIV10を通して高い
電流駆動能力の付加的なＰチャネルMOS FET TdとP,Nチ
ャネルMOS FET Te，Tfとで構成されたインバータIV30に
各々入力されるように構成されている。即ち、二出力イ
ンバータIV10のＰチャネルMOS FET Tgと抵抗R3との間の
接続端子ｅはＰチャネルMOS FET Tdのゲートに連結さ
れ、二出力インバータIV10のＮチャネルMOS FET Thと抵
抗R3との間の接続端子ｄはインバータIV30の入力端に連
結され、上記のＰチャネルMOS FET Tdのドレインとイン
バータIV30の出力端は相互に接続されて共通出力端LAG
を形成し、読取トランジターTsのゲートに連結されてい
る。第５図のこの発明による実施例では、読取クロック
Qsが不能化状態になる時、DC電流通路の形成を防止する
ために、即時に上記の付加的なＰチャネルMOS FET Tdの
ゲート電圧を電源電圧レベルに強制的にプルアップさせ
るためのユニットとして上記のインバータIV10内のＰチ
ャネルMOS FET Tgが採用されている。
また、再書込クロック駆動部20は、第３図に図示する遅
延部３と同じ構成の遅延部30から出力される再書込クロ
ックQsdがインバータIV20を通過して他の一つのインバ
ータIV40内の一連のＰチャネルMOS FET Ta〜Tcのゲート
に印加されるように構成され、上記のＰチャネルMOS FE
T Ta〜Tcが順次遅延動作されるようにそれ等のゲートの
間に抵抗R1,R2が設けてある。また、遅延部30から出力
される再書込クロックQsdは複数のＰチャネルプルアッ
プMOS FET Ti，Tjのゲートに印加されることにより、V
ssレベルの再書込信号が入力された時、各々のＰチャネ
ルMOS FET Ti，Tjを通過したVcc電圧が上記のＰチャネ
ルMOS FET Tb，Tcのゲートに供給される。ここで、上記
の再書込クロックQsdが不能化状態になる時、DC電流通
路の形成を防止するため、即時に上記のインバータIV40
の遅延特性を有するＰチャネルMOS FET Tb，Tcのゲート
電圧を電源電圧のレベルに強制的にプルアップさせるユ
ニットとして、上記のＰチャネルプルアップMOS FET
Ti，Tjを採用している。
そして、上記のＮチャネル読取MOS FET Tsのドレイン
と、ＰチャネルMOS FET Ta〜Tcのドレインから出力され
る読取および再書込出力信号LAB,LAは交差結合された四
個のFETの中の二個のＮチャネルMOS FETTSN1,TSN2の共
通ソース（低電位結合点）および二個のＰチャネルMOS
FETTSP1,TSP2の共通ソース（高電位結合点）に各々入力
されることによりセルデータの読取および再書込動作を
逐行し得るようになっている。
上記のように構成されたこの発明による回路の作用と効
果をその動作タイミングを図示した第６図に基づき詳し
く説明すると、次のようになる。
等化クロックQeqがVssレベルであり、読取クロックQsが
Vccレベルになって読取能動化の状態になると、読取ク
ロック駆動部10の結合点ｄは二出力インバータIV10のＮ
チャネルMOS FET Thによって即時にVssレベルになるの
で、インバータIV30のＰチャネルMOS FET Teは直ちにタ
ーンオンするが、これは低い電流の駆動能力を有するの
で、共通出力結合点LAGはVccの「Ｈ」レベルに直ちに上
昇しない。
以後、二出力インバータIV10の抵抗R3により一定時間の
間遅延した後、結合点ｅの電位がVssレベルになると、
高い電流駆動能力の付加的なＰチャネルMOS FET Tdがタ
ーンオンするため、結合点LAGの電位は多段勾配を持っ
て上記のＮチャネル読取MOS FET Tsを完全にターンオン
させ得るVccレベルに上昇する。それによりＮチャネル
読取MOS FET Tsのターンオン動作によって得られるVss
レベルの読取信号LABで記憶セルに対するデータ読取動
作が逐行される。
また、遅延部30を通して出力される再書込クロックQsd
はインバータIV20を通して複数のＰチャネルMOS FET Ta
〜Tcを順次ターンオンさせることになる。これにより、
上記の読取されたデータはVccレベルの再書込信号LAに
よって再書込される。
この時、プルアップＰチャネルMOS FET Ti，Tj は動作しなくなるので、再書込動作に影響を及ぼさな
い。
一方、読取クロックQsが不能化される時を説明すると、
次のようになる。
上記の読取クロックQsが「Ｌ」レベルになると、二出力
インバータIV10のＰチャネルMOS FET Tgのドレイン、即
ち、結合点ｅからは即時にVccレベルを示すため、高い
電流の駆動能力のＰチャネルMOS FET Tdは即時にOFFに
される。
続いて、結合点ｄの電位がVccに到ると、ＰチャネルMOS
FET Teはターンオフされ、ＮチャネルMOS FET Tfがタ
ーンオンされる。従って、結合点LAGの電位はVssレベル
になってＮチャネル読取MOS FET Tsはターンオフ状態に
なる。
ここで理解できるように、ＮチャネルMOS FET Tfがター
ンオンする時間t1とＰチャネルMOS FET Tdがターンオフ
する時間T4との間に殆ど時間差がないので、電源線と接
地線との間からＰチャネルMOS FET Tdが動的な電力消費
を誘発するDC電流の通路を形成する場合等はない。
一方、再書込クロックQsdの「Ｌ」レベルはインバータI
V20を経た後にインバータIV40内の一連のＰチャネルMOS
FET Ta〜TcをOFFさせるが、この時、上記の「Ｌ」レベ
ルの再書込クロックQsdは遅延時間なしに、プルアップF
ET Ti，Tjをターンオンさせる。これにより、Ｐチャネ
ルMOS FET Tb，Tcのゲートは瞬間的にVccレベルにプル
アップされるため、上記のＰチャネルMOS FET Tb，Tcは
抵抗R1，R2による遅延時間を持たないで、全てが時点t3
から即時OFFされ、その結果、等化クロックQeqが能動化
される時点t2では予め電源線からの電流の供給通路は存
在しないことになる。従って、電源線と接地線との間か
らＰチャネルMOS FET Tc，読取増幅器40,Nチャネル読取
MOS FET Tsを通したDC電流通路の形成は禁止される。但
し、再書込結合点LAの電圧は等化クロックQeqの上昇エ
ッジに同期して読取増幅器40を通過してVccレベルから1
/2Vccレベルに降下する。
一方、上記の読取クロックQsが不能化の状態になる時、
直ちに上記の付加的なＰチャネルMOS FET Tdのゲート電
圧を電源電圧レベルにプルアップさせるユニットの他の
実施例は、図面に示してないが、第１図の読取クロック
駆動部１に下記のような回路の接続構成を有するＰチャ
ネルMOS FETを付加することにより実現され得る。即
ち、上記の付加的なＰチャネルMOS FET Tdのゲートに対
するプルアップユニットは、そのゲートが前述の第１図
の第一インバータIV1の入力端に接続され、そのソース
が電源線に接続され、そのドレインが上記の付加的なＰ
チャネルMOS FET Tdのゲートに接続される一つのＰチャ
ネルMOS FETとで構成され得る。
この場合でも、第５図の動作原理と同じように、読取動
作を不能化させる読取クロックQs の後縁の過渡期間では、上記の付加的なＰチャネルMOS
FET Tdのゲートに対するプルアップユニットのターンオ
ンにより優先的に上記の付加的なＰチャネルMOS FETが
ターンオフされて電源線と接地線との間にDC電流通路の
形成を防止できる。
〔発明の効果〕
上記のように、この発明は記憶セルのデータ読取および
再書込時に急なピーク電流の上昇を有効に抑制すること
ができ、かつ不要な動的な電力の消費を防止し得る効果
を有する。
上に述べた説明は、この発明の好ましい実施態様に限定
すること、開示上ここに掲げた実施例の、その変更およ
び修正であって、この発明の精神と範囲にそれることの
ない全てを保護しようとするものであることが分かるで
あろう。
【図面の簡単な説明】
第１図、従来の技術による読取増幅駆動部の詳細回路
図。 第２図、第１図に示した回路内の主要部分の入力または
出力の動作を説明するためのタイミングチャート。 第３図、第１図に示した読取クロックの遅延部の詳細な
構成を示す回路図。 第４図、第３図の動作を説明するためのタイミングチャ
ート。 第５図、この発明による一つの読取増幅駆動部の詳細回
路図。 第６図、第５図に示した回路内の主要部分の入力または
出力の動作を説明するためのタイミングチャート。 図中引用記号： 1,10……読取クロック駆動部、2,20……再書込クロック
駆動部、3,30……読取クロック遅延ユニット、4,40……
読取増幅器、IV1,IV10……読取クロック駆動部の第一イ
ンバータ、IV3,IV30……読取クロック駆動部の第二イン
バータ、Ts……読取FET,IV2,IV20……再書込クロック駆
動部の第一インバータ、IV4,IV40……再書込クロック駆
動部の第二インバータ、R1,R2,R3……時間遅延用の抵
抗。Qs……読取クロック、Qsd……再書込クロック、LA
……再書込出力信号、LAG……共通出力端、LAB……読取
出力信号、Ti，Tj……ＰチャネルプルアップMOS FET,
Ta，Tb，Tc……ＰチャネルMOS FET,Ts……Ｎチャネル読
取MOS FET,TSP1,TSP2……交差結合したＰチャネルMOS F
ET,TSN1,TSN2……交差結合したＮチャネルMOS FET,Teq
……等化MOS FET,Qeq……等化制御クロック。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】読取駆動部（40）の記憶セル内に保管され
    たデータを読み取るため、前記読取増幅器（40）の低電
    位端子に接続された読取MOS FET（Ts）を多段勾配の読
    取能動化信号（Qs）で駆動する読取クロック駆動部（1
    0）と、前記記憶セルにデータを再書込するため、前記
    読取増幅器（40）の高電位端子を多段勾配の再書込能動
    化信号（Qsd）で駆動する再書込クロック駆動部（20）
    とを有する記憶素子の読取増幅駆動部において、 前記読取クロック駆動部（10）が読取用第一インバータ
    （IV10），読取用第二インバータ（IV30），付加的なＰ
    チャネルMOS FET（Td）および前記読取MOS FET（Ts）で
    形成され、 前記読取用第一インバータ（IV10）が読取クロック
    （Qs）を反転して第一入力端に出力するためP,Nチャン
    ネルMOS FET（Tg，Th）と、反転出力を更に遅延させて
    第二入力端に出力するための遅延抵抗（３）とから成
    り、 前記読取用第二インバータ（IV30）が入力端を前記読取
    用第一インバータ（IV10）の第一出力端に接続し、出力
    端を前記読取MOS FET（Ts）のゲートに接続する一対の
    P,NチャネルMOS FET（Te，Tf）から成り、 前記付加的なＰチャネルMOS FET（Td）のゲートを前記
    読取用第一インバータ（IV10）の第二出力端に接続し、
    ソースを電源線（Vcc）に、またドレインを読取用第二
    インバータ（IV30）の出力端に接続し、前記読取用第二
    インバータ（IV30）のＰチャネルFET（Te）より高い電
    流駆動能力を有し、 前記読取クロック（Qs）が低レベルの不能化状態になる
    と、前記読取用第一インバータ（IV10）のＰチャンネル
    MOS FET（Tg）が前記付加的なＰチャネルMOS FET（Td）
    のゲート電圧を電源電圧レベルに強制的にプルアップす
    るように形成されている、 ことを特徴とする読取増幅駆動部。
  2. 【請求項２】前記遅延抵抗（３）はCMOSインバータであ
    る読取用第一インバータ（IV10）のP,NチャンネルMOS F
    ET（Tg，Th）の両方のドレインの間に接続され、 上記読取用第一インバータ（IV10）内のＰチャンネルMO
    S FET（Tg）が上記付加的なＰチャネルMOS FET（Td）の
    ゲートに対して優先的にプルアップして、読取動作を不
    能化させる読取クロック（Qs）の後縁エッジの過渡期間
    で、付加的なＰチャネルMOS FET（Td）に対して電源線
    と接地線との間にDC電流通路の形成を防止していること
    を特徴とする請求項１に記載の記憶素子の読取増幅駆動
    部。
  3. 【請求項３】読取駆動部（40）の記憶セル内に保管され
    たデータを読み取るため、前記読取増幅器（40）の低電
    位端子に接続された読取MOS FET（Ts）を多段勾配の読
    取能動化信号（Qs）で駆動する読取クロック駆動部（1
    0）と、前記記憶セルにデータを再書込するため、前記
    読取増幅器（40）の高電位端子を多段勾配の再書込能動
    化信号（Qsd）で駆動する再書込クロック駆動部（20）
    とを有する記憶素子の読取増幅駆動部において、 前記再書込クロック駆動部（20）が読取クロック（Qs）
    の前縁エッジを所定時間ほど遅延させて形成された再書
    込クロック（Qsd）を反転させる再書込用第一インバー
    タ（IV20）と、前記再書込用第一インバータの出力端に
    対して並列に配置され、前記再書込用第一インバータ
    （IV20）の出力に応答して互いに異なる時間で順次ター
    ンオンするように、それぞれ個々のゲートを時間遅延用
    抵抗（R1，R2）を介して再書込用第一インバータ（IV2
    0）の出力端に接続した複数のＰチャネルMOS FET（Ta，
    Tb，Tc）で構成される再書込用第二インバータ（IV40）
    と、上記の再書込クロック（Qsd）が不能化状態になる
    時、即時に前記再書込用第二インバータ（IV40）の遅延
    特性を決めているＰチャネルMOS FET（Ta，Tb，Tc）の
    少なくとも一つのゲート電圧を電源電圧レベルに強制的
    にプルアップするため、それぞれ対応するＰチャネルMO
    S FET（Ta，Tb，Tc）のゲートに接続されているＰチャ
    ネルMOS FET（Ti，Tj）とで構成されていることを特徴
    とする読取増幅駆動部。
  4. 【請求項４】上記再書込第二インバータ（IV40）内の少
    なくとも一つのＰチャネルMOS FET（Ti，Tj）をプルア
    ップして、再書込動作を不能化させる再書込クロック
    （Qsd）の後縁エッジの過渡期間で再書込用第二インバ
    ータ（IV40）内の各々のＰチャネルMOS FET（Tb，Tc）
    が同時にターンオンされ、その結果等化クロック
    （Qeq）によって上記の読取増幅の予備充電動作が開始
    される間、上記の再書込用第二インバータ（IV40）内の
    何れかのＰチャネルMOS FET（Tb，Tc）でも電源線と接
    地線との間にDC電流通路を形成することを防止すること
    を特徴とする請求項３に記載の記憶素子の読取増幅駆動
    部。
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