JPS6070592A - メモリの書込回路 - Google Patents
メモリの書込回路Info
- Publication number
- JPS6070592A JPS6070592A JP58179878A JP17987883A JPS6070592A JP S6070592 A JPS6070592 A JP S6070592A JP 58179878 A JP58179878 A JP 58179878A JP 17987883 A JP17987883 A JP 17987883A JP S6070592 A JPS6070592 A JP S6070592A
- Authority
- JP
- Japan
- Prior art keywords
- node
- transistor
- output
- width
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、外部から供給される書込信号をメモリ内部で
伸長する機能を有した書込回路に関する。
伸長する機能を有した書込回路に関する。
従来技術と問題点
メモリが高速化されると必然的に書込みサイクルも速く
する必要があり、そのためにはメモリの最小書込み幅（
時間）ｔｗを小さくしなければならない。しかしながら
単純に書込み系のスピードを速くするには限界があり、
ある程度以上に速くすることは難しい面を持っている。
する必要があり、そのためにはメモリの最小書込み幅（
時間）ｔｗを小さくしなければならない。しかしながら
単純に書込み系のスピードを速くするには限界があり、
ある程度以上に速くすることは難しい面を持っている。
メモリに情報を書込むにはアドレスが定まった従ってメ
モリセルが選択された状態でＷＥと称される書込信号（
Ｗｒ−４ｔｅ Ｅｎａｂｌｅ）を外部から供給するが、
このパルス幅を狭くしすぎると書込み不能になる。
モリセルが選択された状態でＷＥと称される書込信号（
Ｗｒ−４ｔｅ Ｅｎａｂｌｅ）を外部から供給するが、
このパルス幅を狭くしすぎると書込み不能になる。
発明の目的
本発明は、外部から与えられる書込信号のパルス幅が狭
いときは、それを一定値まで伸長（ｓ ｔｒｅ ｔｃ−
ｂｉｎｇ）することにより上記の問題を解決しようとす
るものである。
いときは、それを一定値まで伸長（ｓ ｔｒｅ ｔｃ−
ｂｉｎｇ）することにより上記の問題を解決しようとす
るものである。
発明の構成
本発明は、外部からの書込信号で駆動される入力段のト
ランジスタと、該トランジスタで制御される、インバー
タ２個を直列に接続しかつ帰還を施してなるフリップフ
ロップおよび遅延型インバータと、該直列接続点とグラ
ンドとの間に接続され遅延型インバータの出力でオンオ
フされるトランジスタとを備え、前記入力段のトランジ
スタの出力に得られる電位変化を内部書込信号とするこ
とを特徴とするが、以下図示の実施例を参照しながらこ
れを詳細に説明する。
ランジスタと、該トランジスタで制御される、インバー
タ２個を直列に接続しかつ帰還を施してなるフリップフ
ロップおよび遅延型インバータと、該直列接続点とグラ
ンドとの間に接続され遅延型インバータの出力でオンオ
フされるトランジスタとを備え、前記入力段のトランジ
スタの出力に得られる電位変化を内部書込信号とするこ
とを特徴とするが、以下図示の実施例を参照しながらこ
れを詳細に説明する。
発明の実施例
第１図は本発明の一実施例を示すブロック図で、Ｉｔ、
Ｉ２ばフリップフロップ（ランチ）ＦＦを構成する通當
のインパーク、ＤＩは遅延型のインバータである。Ｑｌ
は、外部から供給されるＷＥ等の書込信号ＶＩＮで駆動
される入力段のＭＯＳトランジスタで、そのドレイン（
ノードＡ ＋ ）の電位変化が内部書込信号となる。ト
ランジスタＱ１の負荷の１つはフリップフロップＦＦで
、これはノードＡ１の電位変化に迅速に対応する（ラッ
チする）。これに対し、他の負荷である遅延型インバー
タＤＩは、ノードＡ１のＨ，Ｌ変化に対応するり、 Ｈ
反転出力をノードＡ２に生じるのに所定の遅延時間ｔｄ
を要する。この遅延時間ｔｄは、入力ＶＩＮの幅ｔｗが
短かい場合にそれを内部的にｔｄまで伸長する役目を果
す。
Ｉ２ばフリップフロップ（ランチ）ＦＦを構成する通當
のインパーク、ＤＩは遅延型のインバータである。Ｑｌ
は、外部から供給されるＷＥ等の書込信号ＶＩＮで駆動
される入力段のＭＯＳトランジスタで、そのドレイン（
ノードＡ ＋ ）の電位変化が内部書込信号となる。ト
ランジスタＱ１の負荷の１つはフリップフロップＦＦで
、これはノードＡ１の電位変化に迅速に対応する（ラッ
チする）。これに対し、他の負荷である遅延型インバー
タＤＩは、ノードＡ１のＨ，Ｌ変化に対応するり、 Ｈ
反転出力をノードＡ２に生じるのに所定の遅延時間ｔｄ
を要する。この遅延時間ｔｄは、入力ＶＩＮの幅ｔｗが
短かい場合にそれを内部的にｔｄまで伸長する役目を果
す。
インバータＤＩの出力Ａ２は、フリップフロップＦＦの
ループの一部、本例ではインバータ１１の出力からイン
バータ■２の入力へ至る経路（ノードＡ３）と地気間に
接続されたＭｏ５ｔ〜ランジスタＱ６を次のように制御
する。即ちノードＡ２がＬ（ロー）レベルである間はト
ランジスタＱ６をオフにしてノードＡ３のＨ（ハイ）レ
ベルを妨害しない。このことによりｔｄの間はインバー
タ■２の出力、従ってノードＡ１はＬに保たれる。
ループの一部、本例ではインバータ１１の出力からイン
バータ■２の入力へ至る経路（ノードＡ３）と地気間に
接続されたＭｏ５ｔ〜ランジスタＱ６を次のように制御
する。即ちノードＡ２がＬ（ロー）レベルである間はト
ランジスタＱ６をオフにしてノードＡ３のＨ（ハイ）レ
ベルを妨害しない。このことによりｔｄの間はインバー
タ■２の出力、従ってノードＡ１はＬに保たれる。
入力ｖｒｕは第３図または第４図に示すように期間ｔｗ
の間１１レヘルとなるパルスであるから、ノードＡ１は
少なくとも該ｔｗの期間はＬレベルとなる。これは１−
ランジスタＱ１のオンによる。第３図の例ばｔｗが狭い
ので、これを伸長する例である。この例のようにＶＩＮ
がｔｗＯ後にＬに変化するとノードＡＩもＨに変化しよ
うとするが、このときのノードＡ＋の電位はトランジス
タＱ１がオフになっているのでインバータＩ２の出力で
支配され、このインバータＩ２の出力はその人力Ａ３が
ＨであることによってＬに保たれているので、遅延時間
ｔｄが経過するまでは該Ｌレベルを保つ。
の間１１レヘルとなるパルスであるから、ノードＡ１は
少なくとも該ｔｗの期間はＬレベルとなる。これは１−
ランジスタＱ１のオンによる。第３図の例ばｔｗが狭い
ので、これを伸長する例である。この例のようにＶＩＮ
がｔｗＯ後にＬに変化するとノードＡＩもＨに変化しよ
うとするが、このときのノードＡ＋の電位はトランジス
タＱ１がオフになっているのでインバータＩ２の出力で
支配され、このインバータＩ２の出力はその人力Ａ３が
ＨであることによってＬに保たれているので、遅延時間
ｔｄが経過するまでは該Ｌレベルを保つ。
遅延時間ｔｄが経過するとノードＡ２が充分Ｈになって
トランジスタＱ８をオンにし、ノードＡ３をＬにするの
でインバータ■２の出力従ってノードＡ＋のレベルはＨ
になる。こうしてｔｗ＜ｔｄのケースではノードＡ１に
得られる内部書込信号の幅ｔｗｓはｔｄまで伸長される
ことになる。第４図のようにｔｗ＞ｔｄであると、Ｖｒ
Ｎ＝、ＨでＡ１はり、Ａ３はＨ、インバータＩ２の出力
はＬとなり、Ａ＋＝Ｌが保持される。またＡ＋＝Ｌで遅
延時間ｔｄ後にノードＡ２のレベルは充分Ｈになり、ト
ランジスタＱ６がオンになってノードＡ３をＬにし、そ
の結果インバータ１２の出力、従ってノードＡ１がＬか
らＨに変化しようとするが、ＶＩＮによってｔｗＯ間は
トランジスタＱ１がオンしているので、ノードＡ１はｔ
ｗの期間は強制的にＬに保たれる。従って、この場合は
ｔｗｓ＝ｔｗ （＞ｔｄ）即ち出力パルス幅は入力パル
ス幅と同じとなる。
トランジスタＱ８をオンにし、ノードＡ３をＬにするの
でインバータ■２の出力従ってノードＡ＋のレベルはＨ
になる。こうしてｔｗ＜ｔｄのケースではノードＡ１に
得られる内部書込信号の幅ｔｗｓはｔｄまで伸長される
ことになる。第４図のようにｔｗ＞ｔｄであると、Ｖｒ
Ｎ＝、ＨでＡ１はり、Ａ３はＨ、インバータＩ２の出力
はＬとなり、Ａ＋＝Ｌが保持される。またＡ＋＝Ｌで遅
延時間ｔｄ後にノードＡ２のレベルは充分Ｈになり、ト
ランジスタＱ６がオンになってノードＡ３をＬにし、そ
の結果インバータ１２の出力、従ってノードＡ１がＬか
らＨに変化しようとするが、ＶＩＮによってｔｗＯ間は
トランジスタＱ１がオンしているので、ノードＡ１はｔ
ｗの期間は強制的にＬに保たれる。従って、この場合は
ｔｗｓ＝ｔｗ （＞ｔｄ）即ち出力パルス幅は入力パル
ス幅と同じとなる。
第２図はＣ−ＭＯＳによる第１図の具体例で、Ｑ２．Ｑ
ａ、ＱｌはｐサヤネルＭｏｓトランジスタ、他はｎチャ
ネルＭＯ３）ランジスタである。
ａ、ＱｌはｐサヤネルＭｏｓトランジスタ、他はｎチャ
ネルＭＯ３）ランジスタである。
（・ランジスタＱ２．Ｑ３は遅延型インバータＤＩを構
成する。このインバータＤ１の動作を遅らせるにはトラ
ンジスタＱ２のｇｍを小さくするが、ノードＡ２に容量
を付加すればよく、その遅延時間ｔｄ（ノードＡ２の傾
斜）でｔｔｖｓの伸長時間を設定できる。トランジスタ
Ｑ４．Ｑ５はインバータ１１を、またトランジスタＱ？
、Ｑ［ｌはインバータ■２を構成する。これらのインバ
ータＩ＋。
成する。このインバータＤ１の動作を遅らせるにはトラ
ンジスタＱ２のｇｍを小さくするが、ノードＡ２に容量
を付加すればよく、その遅延時間ｔｄ（ノードＡ２の傾
斜）でｔｔｖｓの伸長時間を設定できる。トランジスタ
Ｑ４．Ｑ５はインバータ１１を、またトランジスタＱ？
、Ｑ［ｌはインバータ■２を構成する。これらのインバ
ータＩ＋。
Ｉ２はフリップフロップ動作を急１唆にするため高速タ
イプにしておく。本例でノードＡ１を１１にチャージア
ップするのはトランジスタ。７であり、逆にノードＡ＋
をＬにするのはトランジスタ。１またはＱＢである。ト
ランジスタＱｌはＶ ＩＮ ＝ Ｈの期間ｔｗだけオン
し、またトランジスタ。８はＡ ３ ＝ Ｈの期間ｔｄ
だけオンする。そして、これらトランジスタＱ＋、Ｑθ
がノードＡ１と地気間に並列接続されているので、第３
図の例ではｔｔｖｓ＝ｔｄ＞ｔｗとなり、また第４図の
例ではｔ ＷＳ−ｔｗ＞ｔｄとなる。
イプにしておく。本例でノードＡ１を１１にチャージア
ップするのはトランジスタ。７であり、逆にノードＡ＋
をＬにするのはトランジスタ。１またはＱＢである。ト
ランジスタＱｌはＶ ＩＮ ＝ Ｈの期間ｔｗだけオン
し、またトランジスタ。８はＡ ３ ＝ Ｈの期間ｔｄ
だけオンする。そして、これらトランジスタＱ＋、Ｑθ
がノードＡ１と地気間に並列接続されているので、第３
図の例ではｔｔｖｓ＝ｔｄ＞ｔｗとなり、また第４図の
例ではｔ ＷＳ−ｔｗ＞ｔｄとなる。
発明のすＪ果
以上述べたように本発明によれば、外部から与えられる
書込信号の幅を内部的に伸張することができるので、メ
モリの高速化に伴ない外部からの書込信号の幅が狭くな
っても書込み不能という事態を回避できる利点がある。
書込信号の幅を内部的に伸張することができるので、メ
モリの高速化に伴ない外部からの書込信号の幅が狭くな
っても書込み不能という事態を回避できる利点がある。
第１図は本発明の一実施例を示すブロック図、第２図は
その具体例を示す回路図、第３図および第４図は各部信
号波形図である。 図中、Ｉ＋、ｒ２はインバータ、ＤＩは遅延型インバー
タ、ＦＦばフリップフロップ、Ｑｌは入力段のトランジ
スタ、Ａ６はフリップフロップ反転防止用のトランジス
タである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ＠１日 Ｔ ヒヒ 第３日１ ｔｗ Ａ３ ’１−−−− 第２トＩ ＩＮＯ 第４図 、ｔｗ 。 ＝ Ａ３−「］−
その具体例を示す回路図、第３図および第４図は各部信
号波形図である。 図中、Ｉ＋、ｒ２はインバータ、ＤＩは遅延型インバー
タ、ＦＦばフリップフロップ、Ｑｌは入力段のトランジ
スタ、Ａ６はフリップフロップ反転防止用のトランジス
タである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ＠１日 Ｔ ヒヒ 第３日１ ｔｗ Ａ３ ’１−−−− 第２トＩ ＩＮＯ 第４図 、ｔｗ 。 ＝ Ａ３−「］−
Claims (1)
- 外部からの書込信号で駆動される入力段のトランジスタ
と、該トランジスタで制御される、インバータ２個を直
列に接続しかつ帰還を施してなるフリップフロップおよ
び遅延型インバータと、該直列接続点とグランドとの間
に接続され遅延型インバータの出力でオンオフされるト
ランジスタとを備え、前記入力段のトランジスタの出力
に得られる電位変化を内部書込信号とすることを特徴と
するメモリの書込回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179878A JPS6070592A (ja) | 1983-09-28 | 1983-09-28 | メモリの書込回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179878A JPS6070592A (ja) | 1983-09-28 | 1983-09-28 | メモリの書込回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070592A true JPS6070592A (ja) | 1985-04-22 |
| JPH0442760B2 JPH0442760B2 (ja) | 1992-07-14 |
Family
ID=16073476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179878A Granted JPS6070592A (ja) | 1983-09-28 | 1983-09-28 | メモリの書込回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070592A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273288A (ja) * | 1988-04-25 | 1989-11-01 | Nec Corp | ランダムアクセスメモリ装置 |
| US5140199A (en) * | 1988-07-11 | 1992-08-18 | Samsung Electronics Co., Ltd. | Sense amplifier driver for memory device having reduced power dissipation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538603A (en) * | 1978-09-04 | 1980-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5634186A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Bipolar memory circuit |
-
1983
- 1983-09-28 JP JP58179878A patent/JPS6070592A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538603A (en) * | 1978-09-04 | 1980-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS5634186A (en) * | 1979-08-29 | 1981-04-06 | Hitachi Ltd | Bipolar memory circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273288A (ja) * | 1988-04-25 | 1989-11-01 | Nec Corp | ランダムアクセスメモリ装置 |
| US5140199A (en) * | 1988-07-11 | 1992-08-18 | Samsung Electronics Co., Ltd. | Sense amplifier driver for memory device having reduced power dissipation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442760B2 (ja) | 1992-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3094984B2 (ja) | パルス発生回路 | |
| US6060927A (en) | High-speed D flip-flop | |
| JP3129131B2 (ja) | 昇圧回路 | |
| EP0310496B1 (en) | Synchronous semiconductor memory device | |
| US6262613B1 (en) | Pulse duration changer for stably generating output pulse signal from high-frequency input pulse signal and method used therein | |
| JPS5922316B2 (ja) | ダイナミツクメモリ装置 | |
| JPH0453035B2 (ja) | ||
| JPH10240372A (ja) | 半導体装置の内部クロック発生回路及び内部クロック発生方法 | |
| JPS61110396A (ja) | 半導体記憶装置 | |
| US5812000A (en) | Pulse signal shaper in a semiconductor integrated circuit | |
| EP0083195A2 (en) | Decoder circuit for a semiconductor device | |
| JPS6070592A (ja) | メモリの書込回路 | |
| JPH1145574A (ja) | 半導体記憶装置 | |
| JP3449465B2 (ja) | 入力回路及び半導体集積回路装置 | |
| JPH11214978A (ja) | 半導体装置 | |
| KR20010004957A (ko) | 동기식 디램의 데이터 스트로브 버퍼 | |
| JPH11260053A (ja) | 半導体記憶装置の昇圧回路 | |
| JPH06350423A (ja) | 電源投入検出回路 | |
| US5576643A (en) | Data transfer circuit device | |
| JPH01196790A (ja) | 半導体メモリ装置 | |
| US4680482A (en) | Inverter for use in binary counter | |
| JP3211692B2 (ja) | 増幅回路 | |
| JPH01155590A (ja) | ダイナミックランダムアクセスメモリ | |
| JPS6295792A (ja) | メモリ回路 | |
| JP2937154B2 (ja) | 増幅回路 |